Упатство за употреба на MICROCHIP UG0877 SLVS-EC Receiver for Polar Fire FPGA
Историја на ревизии
Историјата на ревизии ги опишува промените што беа имплементирани во документот. Промените се наведени со ревизија, почнувајќи од тековната публикација.
Ревизија 4.0
Следното е резиме на промените направени во ревизијата 4.0 на овој документ.
- Заменета Слика 2, страница 2, Слика 3, страница 3, Слика 8, страница 6 и Слика 9, страница 7.
- Отстранет дел Transmit PLL, страница 4.
- Ажурирана табела 1, страница 3, табела 3, страница 7, табела 4, страница 7 и табела 5, страница 8.
- Ажуриран дел PLL за Pixel Clock Generation, страница 4.
- Ажуриран дел Конфигурациски параметри, страница 7.
Ревизија 3.0
Следното е резиме на промените направени во ревизијата 3.0 на овој документ.
- SLVS-EC IP, страница 2
- Табела 3 на страница 7
Ревизија 2.0
Следното е резиме на промените направени во ревизијата 2.0 на овој документ.
- SLVS-EC IP, страница 2
- Конфигурација на трансивер, страница 3
- Табела 3 на страница 7
Ревизија 1.0
Ревизијата 1.0 беше првото објавување на овој документ
SLVS-EC IP
SLVS-EC е интерфејс со голема брзина на Sony за следната генерација на CMOS сензори за слика со висока резолуција. Овој стандард е толерантен за искривување од лента до лента поради вградената технологија на часовникот. Тоа го олеснува дизајнот на ниво на табла во однос на преносот со голема брзина и на долги растојанија. SLVS-EC Rx IP јадрото обезбедува SLVS-EC интерфејс за PolarFire FPGA за примање податоци од сензорот за слика. IP-а поддржува брзина до 4.752 Gbps. IP-јадрото поддржува две, четири и осум ленти за конфигурации RAW 8, RAW 10 и RAW 12. Следната слика го прикажува системскиот дијаграм за решението за камерата SLVS-EC.
Слика 1 • SLVS-EC IP блок дијаграм
Трансиверот Polar Fire® се користи како интерфејс PHY за сензорот SLVS-EC бидејќи интерфејсот SLVS-EC користи технологија на вграден часовник. Исто така, користи кодирање 8b10b, кое може да се врати со помош на примопредавателот PolarFire. PolarFire FPGA има до 24 ленти за примопредаватели со мала моќност од 12.7 Gbps. Овие ленти за примопредаватели може да се конфигурираат како ленти за приемник SLVS-EC PHY. Како што е прикажано на претходната слика, излезите на трансиверот се поврзани со јадрото SLVS-EC Rx IP.
Решение за приемник SLVS-EC
На следната слика е прикажана имплементацијата на дизајнот на највисоко ниво на софтверот Libero SoC на SLVS-EC IP и потребните компоненти за решението за приемник SLVS-EC.
Слика 2 • SLVS-EC IP SmartDesign
Конфигурација на трансивер
Следната слика ја прикажува конфигурацијата на интерфејсот на трансиверот.
Слика 3 • Конфигуратор на интерфејс на трансиверот
Трансиверот може да се конфигурира на две или четири ленти. Исто така, брзината на трансиверот може да се постави на „Стапката на податоци на трансиверот“. SLVS-EC интерфејсот поддржува две бауд стапки како што е наведено во следната табела.
Табела 1 • SLVS-EC Baud Rate
| Одделение Бауд | Baud Rate во Mbps |
| 1 | 1188 |
| 2 | 2376 |
| 3 | 4752 |
PLL за Pixel Clock Generation
Потребен е PLL за да се генерира часовник со пиксели од Fabric часовникот генериран од трансиверот, односно LANE0_RX_CLOCK. Следната е формулата за генерирање на часовник со пиксели.
Часовник со пиксели = (LANE0_RX_CLOCK * 8)/DATA_WIDTH
Конфигурирајте го PF_CCC за RAW 8 како што е прикажано на следната слика.
Слика 4 • Коло за уредување на часовникот
Опис на дизајнот
На следната слика е прикажана структурата SLVS-EC Frame Format.
Слика 5 • Структура на формат на рамка SLVS-EC
Заглавието на пакетот содржи информации за сигналите за почеток и крај на рамката заедно со Валидни линии. Контролните шифри PHY се додаваат над заглавјето на пакетот за да се формира пакетот SLVS-EC. Следната табела ги наведува различните шифри за контрола на PHY што се користат во протоколот SLVS-EC.
Табела 2 • Контролен код на PHY
PHY контролен код 8b10b Комбинација на симболи
Код за почеток К.28.5 – К.27.7 – К.28.2 – К.27.7
Краен код К.28.5 – К.29.7 – К.30.7 – К.29.7
Код на подлога К.23.7 – К.28.4 – К.28.6 – К.28.3
Синхронизирај код К.28.5 – Д.10.5 – Д.10.5 – Д.10.5
Код за неактивен Г.00.0 – Д.00.0 – Д.00.0 – Д.00.0
SLVS-EC RX IP-јадро
Овој дел ги опишува деталите за имплементација на хардверот на IP на приемникот SLVS-EC. Следната слика го прикажува решението за приемник Sony SLVS-EC што ја содржи Polar Fire SLVS-EC RX IP. Оваа IP адреса се користи заедно со блокот за интерфејс на трансиверот Polar Fire. Следната слика ги прикажува внатрешните блокови на SLVS-EC Rx IP.
Слика 6 • Внатрешни блокови на SLVS-EC RX IP
порамнувач
Овој модул ги прима податоците од блоковите на трансиверот PolarFire и се усогласува со кодот за синхронизација. Овој модул го бара кодот за синхронизација во бајтите добиени од трансиверот и се заклучува до границата на бајтот.
slvsec_phy_rx
Овој модул ги прима податоците од порамнувачот и ги декодира дојдовните SLVS PHY пакети. Овој модул поминува низ низата за синхронизација и потоа го генерира сигналот pkt_en почнувајќи од Старт кодот и завршува на крајниот код. Исто така, го отстранува PAD-кодот од пакетите со податоци и ги испраќа податоците до следниот модул кој е slvsrx_decoder.
slvsrx_decoder
Овој модул ги прима податоците од модулот slvsec_phy_rx и ги извлекува податоците за пиксели од товарот. Овој модул извлекува четири пиксели по часовник по лента и испраќа до излезот. Го генерира валиден сигнал за активните линии што ги потврдуваат активните видео податоци. Исто така, генерира валиден сигнал за рамка со гледање на битовите за почеток и крај на рамката во заглавието на пакетот на SLVS-EC пакетите
FSM со состојби за декодирање на податоци
На следната слика е прикажана FSM за SLVS-EC RX IP.
Слика 7 • FSM за SLVS-EC RX IP
Конфигурација на IP на приемникот SLVS-EC
Следната слика го прикажува IP конфигураторот на приемникот SLVS-EC.
Слика 8 • Конфигуратор на IP на приемник SLVS-EC
Параметри за конфигурација
Следната табела го наведува описот на параметрите за конфигурација што се користат во хардверската имплементација на IP блокот на приемникот SLVS-EC. Овие се генерички параметри и може да варираат врз основа на барањата на апликацијата.
Табела 3 • Конфигурациски параметри
Име Опис
DATA_WIDTH Ширина на податоци за внесување пиксели. Поддржува RAW 8, RAW 10 и RAW 12.
LANE_WIDTH Број на ленти SLVS-EC. Поддржува две, четири и осум ленти.
BUFF_DEPTH Длабочина на тампон. Број на активни пиксели во активна видео линија.
Длабочината на тампон може да се пресмета со користење на следнава равенка:
BUFF_DEPTH = Плафон ((Хоризонтална резолуција * ширина RAW) / (32 * Ширина на лента))
Example: RAW ширина = 8, ширина на лента = 4 и хоризонтална резолуција = 1920 пиксели
BUFF_DEPTH = Плафон ((1920 * 8) / (32 * 4)) = 120
Влезови и излези
Следната табела ги наведува влезните и излезните порти на параметрите за конфигурација на SLVS-EC RX IP
Табела 4 • Влезни и излезни порти
| Име на сигналот | Насока | Ширина | Опис |
| LANE#_RX_CLK | Влез | 1 | Повратен часовник од трансиверот за таа конкретна лента |
| LANE#_RX_READY | Влез | 1 | Сигнал за подготвеност за податоци за Лејн |
| LANE#_RX_VALID | Влез | 1 | Податоци Валиден сигнал за Лејн |
| LANE#_RX_DATA | Влез | 32 | Лејн ги врати податоците од трансиверот |
| LINE_VALID_O | Излез | 1 | Податочен валиден сигнал за активни пиксели во линија |
| FRAME_VALID_O | Излез | 1 | Валиден сигнал за активни линии во рамка |
| DATA_OUT_O | Излез | DATA_WIDTH*LANE_WIDTH*4 | Излез на податоци за пиксели |
Тајминг дијаграм
Следната слика го прикажува дијаграмот за мерење на IP SLVS-EC.
Слика 9 • SLVS-EC IP тајминг дијаграм
Искористување на ресурсите
Следната табела го прикажува искористувањето на ресурсите на asampјадрото на приемникот SLVS-EC имплементирано во PolarFire FPGA (пакет MPF300TS-1FCG1152I), за RAW 8 и четири ленти и конфигурација на хоризонтална резолуција од 1920 година.
Табела 5 • Искористување на ресурсите
| Елемент | Употреба |
| DFFs | 3001 |
| 4-влезни LUTs | 1826 |
| LSRAM-и | 16 |
Документи / ресурси
 |
MICROCHIP UG0877 SLVS-EC ресивер за PolarFire FPGA [pdf] Упатство за корисникот UG0877, UG0877 SLVS-EC ресивер за PolarFire FPGA, SLVS-EC ресивер за PolarFire FPGA, ресивер за PolarFire FPGA, PolarFire FPGA |
