SmartFusion2 MSS
Конфигурација на DDR контролер
Libero SoC v11.6 и понова верзија 

Вовед

SmartFusion2 MSS има вграден DDR контролер. Овој DDR контролер е наменет да контролира DDR меморија надвор од чип. Контролорот MDDR може да се пристапи од MSS, како и од ткаенината FPGA. Дополнително, DDR контролерот исто така може да се заобиколи, обезбедувајќи дополнителен интерфејс за ткаенината FPGA (Режим на мек контролер (SMC)).
За целосно да го конфигурирате контролерот MSS DDR, мора:

1. Изберете ја податочната патека користејќи го конфигураторот MDDR.
2. Поставете ги вредностите на регистерот за регистрите на контролорот DDR.
3. Изберете ги фреквенциите на меморискиот часовник DDR и односот на часовникот FPGA на ткаенината MDDR (доколку е потребно) користејќи го конфигураторот MSS CCC.
4. Поврзете го конфигурацискиот интерфејс APB на контролерот како што е дефинирано во решението за периферна иницијализација. За колата за иницијализација на MDDR изградена од System Builder, погледнете ја „Патот за конфигурација на MSS DDR“ на страница 13 и Слика 2-7.
   Можете исто така да изградите сопствено коло за иницијализација користејќи самостојна (не од System Builder) периферна иницијализација. Видете во упатството за употреба на самостојна периферна иницијализација на SmartFusion2.

MDDR конфигуратор

Конфигураторот MDDR се користи за конфигурирање на целокупната патека за податоци и надворешните параметри на меморијата DDR за контролерот MSS DDR.

Јазичето Општо ги поставува поставките за вашата меморија и интерфејс за ткаенина (Слика 1-1).
Поставки за меморија
Внесете го времето за поставување на меморијата DDR. Ова е времето потребно за иницијализирање на DDR меморијата. Стандардната вредност е 200 нас. За да ја внесете точната вредност, погледнете го вашиот лист со податоци за меморијата DDR.
Користете ги поставките за меморија за да ги конфигурирате опциите за меморија во MDDR.

• Тип на меморија - LPDDR, DDR2 или DDR3
• Ширина на податоци - 32-битни, 16-битни или 8-битни
• SECDED Овозможено ECC – ВКЛУЧЕНО или ИСКЛУЧЕНО
• Арбитражна шема – Тип-0, Тип -1, Тип-2, Тип-3
• ID на највисок приоритет – Валидните вредности се од 0 до 15
• Ширина на адресата (битови) – Видете во листот со податоци на вашата DDR меморија за бројот на битови за адреса на ред, банка и колона за LPDDR/DDR2/DDR3 меморијата што ја користите. изберете го паѓачкото мени за да ја изберете точната вредност за редовите/банките/колоните според листот со податоци на LPDDR/DDR2/DDR3 меморијата.

Забелешка: Бројот во паѓачката листа се однесува на бројот на битови за адреса, а не на апсолутниот број на редови/банки/колони. За прampако вашата DDR меморија има 4 банки, изберете 2 (2 ²=4) за банки. Ако вашата DDR меморија има 8 банки, изберете 3 (2³ =8) за банки.

Поставки за интерфејс за ткаенина
Стандардно, тврдиот Cortex-M3 процесор е поставен за пристап до контролорот DDR. Можете исто така да дозволите мастер на ткаенина да пристапи до контролорот DDR со овозможување на полето за избор на Fabric Interface Setting. Во овој случај, можете да изберете една од следниве опции:

• Користете интерфејс AXI - Фабриката Master пристапува до контролорот DDR преку 64-битен интерфејс AXI.
• Користете единствен интерфејс AHBLite – Фабриката Master пристапува до контролорот DDR преку единствен 32-битен AHB интерфејс.
• Користете два интерфејси AHBLite - Два мастери од ткаенина пристапуваат до контролорот DDR користејќи два 32-битни AHB интерфејси.
  Конфигурацијата view (Слика 1-1) се ажурира според изборот на Fabric Interface.

Јачина на погонот I/O (само DDR2 и DDR3)
Изберете една од следниве јаки страни на погонот за вашите DDR I/Os:

• Јачина на половина погон
•  Целосна јачина на погонот

Libero SoC го поставува стандардот DDR I/O за вашиот MDDR систем врз основа на типот на вашата DDR меморија и силата на погонот I/O (како што е прикажано во Табела 1-1).
Табела 1-1 • Јачина на погонот В/И и тип на меморија DDR

Тип на меморија DDR	Погон на половина сила	Погон со целосна сила
DDR3	SSTL15I	SSTL15II
DDR2	SSTL18I	SSTL18II
LPDDR	ЛПДРИ	ЛПДРИИ

IO стандард (само LPDDR)
Изберете една од следниве опции:

• LVCMOS18 (Најниска моќност) за LVCMOS 1.8V IO стандард. Се користи во типични апликации LPDDR1.
• LPDDRI Забелешка: Пред да го изберете овој стандард, проверете дали вашата плоча го поддржува овој стандард. Мора да ја користите оваа опција кога ги таргетирате таблите M2S-EVAL-KIT или SF2-STARTER-KIT. Стандардите LPDDRI IO бараат да се инсталира отпорник IMP_CALIB на плочата.

IO калибрација (само LPDDR)
Изберете една од следниве опции кога користите LVCMOS18 IO стандард:

• On
• Исклучено (типично)

Вклучено и исклучено калибрација опционално ја контролира употребата на блок за калибрација IO што ги калибрира драјверите за IO на надворешен отпорник. Кога е исклучено, уредот користи претходно поставено прилагодување на двигателот за IO.
Кога е вклучено, ова бара отпорник IMP_CALIB од 150 оми да се инсталира на ПХБ.
Ова се користи за калибрирање на IO на карактеристиките на PCB. Меѓутоа, кога е поставено на ВКЛУЧЕНО, треба да се инсталира отпорник или меморискиот контролер нема да се иницијализира.
За повеќе информации, погледнете ја апликацијата за насоки за дизајн на табла AC393-SmartFusion2 и IGLOO2
Забелешка и Упатството за корисникот на SmartFusion2 SoC FPGA DDR интерфејси со голема брзина.

Конфигурација на контролорот MDDR

Кога користите MSS DDR контролер за пристап до надворешна DDR меморија, DDR контролерот мора да се конфигурира при извршување. Ова се прави со запишување на конфигурациски податоци на посветени регистри за конфигурација на контролорот DDR. Овие податоци за конфигурација зависат од карактеристиките на надворешната DDR меморија и вашата апликација. Овој дел опишува како да ги внесете овие конфигурациски параметри во конфигураторот на контролорот MSS DDR и како се управуваат податоците за конфигурација како дел од целокупното решение за иницијализација на периферните уреди.

MSS DDR контролни регистри
Контролерот MSS DDR има збир на регистри кои треба да се конфигурираат при извршување. Конфигурациските вредности за овие регистри претставуваат различни параметри, како што се режимот DDR, ширината на PHY, режимот на рафал и ECC. За целосни детали за конфигурациските регистри на DDR контролер, погледнете во Упатството за корисникот SmartFusion2 SoC FPGA DDR интерфејси со голема брзина.
Конфигурација на MDDR регистри
Користете ги табовите Иницијализација на меморијата (слика 2-1, слика 2-2 и слика 2-3) и Време на меморија (слика 2-4) за да внесете параметри што одговараат на вашата DDR меморија и апликација. Вредностите што ги внесувате во овие јазичиња автоматски се преведуваат на соодветните вредности на регистарот. Кога ќе кликнете на одреден параметар, неговиот соодветен регистер е опишан во окното Опис на регистарот (долниот дел на Слика 1-1 на страница 4).
Иницијализација на меморијата
Јазичето за иницијализација на меморијата ви овозможува да ги конфигурирате начините на кои сакате да се иницијализираат вашите LPDDR/DDR2/DDR3 мемории. Менито и опциите достапни во картичката Иницијализација на меморијата се разликуваат во зависност од типот на DDR меморија (LPDDR/DDR2/DDR3) што ја користите. Кога ќе ги конфигурирате опциите, погледнете го вашиот лист со податоци за меморијата DDR. Кога менувате или внесувате вредност, окното за опис на регистарот ви го дава името на регистарот и вредноста на регистарот што се ажурираат. Неважечките вредности се означени како предупредувања. Слика 2-1, Слика 2-2 и Слика 2-3 го прикажуваат табулаторот за иницијализација за LPDDR, DDR2 и DDR3, соодветно.

• Режим на тајминг – Изберете 1T или 2T режим на тајминг. Во 1T (стандардниот режим), DDR контролерот може да издаде нова команда на секој такт. Во режимот на тајминг 2T, DDR контролерот ги држи адресите и командните магистрали валидни за два тактни циклуси. Ова ја намалува ефикасноста на магистралата на една команда на два часовници, но ја удвојува количината на времето за поставување и задржување.
• Самоосвежување со делумно низа (само LPDDR). Оваа функција е за заштеда на енергија за LPDDR.
  Изберете едно од следниве за контролорот да ја освежи количината на меморија при самоосвежување:
  – Целосна низа: Банки 0, 1,2 и 3
  – Половина низа: Банки 0 и 1
  – Квартална низа: Банка 0
  – Една осмина низа: Банка 0 со адреса на ред MSB=0
  – Една шеснаесетта низа: Банка 0 со адреса на ред MSB и MSB-1 и двете еднакви на 0.
  За сите други опции, погледнете го вашиот лист со податоци за DDR меморија кога ги конфигурирате опциите.
  

Тајминг на меморија
Ова јазиче ви овозможува да ги конфигурирате параметрите за тајмирање на меморијата. Кога ги конфигурирате параметрите за тајмирање на меморијата, погледнете го листот со податоци на вашата LPDDR/DDR2/DDR3 меморија.
Кога менувате или внесувате вредност, окното за опис на регистарот ви го дава името на регистарот и вредноста на регистарот што се ажурираат. Неважечките вредности се означени како предупредувања.

Увезување на DDR конфигурација Files
Покрај внесувањето на параметрите DDR Memory со помош на табовите Memory Initialization and Timeming, можете да увезете вредности на DDR регистарот од file. За да го направите тоа, кликнете на копчето Увези конфигурација и одете до текстот file кои содржат имиња и вредности на регистарот DDR. Слика 2-5 ја прикажува синтаксата на увозната конфигурација.

Забелешка: Ако изберете да увезете вредности на регистерот наместо да ги внесувате со помош на GUI, мора да ги наведете сите потребни вредности на регистарот. Погледнете во Упатството за корисникот SmartFusion2 SoC FPGA DDR интерфејси со голема брзина за детали.

Извезување на DDR конфигурација Files
Можете исто така да ги извезете тековните податоци за конфигурацијата на регистарот во текст file. Ова file ќе ги содржи вредностите на регистарот што сте ги увезле (доколку ги има), како и оние што биле пресметани од параметрите на GUI што сте ги внеле во овој дијалог.
Ако сакате да ги вратите промените што сте ги направиле во конфигурацијата на регистарот DDR, можете да го направите тоа со Restore Default. Имајте предвид дека ова ги брише сите податоци за конфигурацијата на регистарот и мора повторно да ги увезете или повторно да ги внесете овие податоци. Податоците се ресетираат на вредностите за ресетирање на хардверот.
Генерирани податоци
Кликнете OK за да ја генерирате конфигурацијата. Врз основа на вашето внесување во табовите Општо, Време на меморија и Иницијализација на меморијата, MDDR Configurator пресметува вредности за сите DDR конфигурациски регистри и ги извезува овие вредности во вашиот фирмвер проект и симулација fileс. Извезените file синтаксата е прикажана на слика 2-6.

Фирмвер

Кога ќе го генерирате SmartDesign, следново files се генерираат во /firmware/ drivers_config/sys_config директориум. Овие files се потребни за правилно да се компајлира јадрото на фирмверот CMSIS и да содржи информации во врска со вашиот моментален дизајн, вклучувајќи податоци за периферната конфигурација и информации за конфигурацијата на часовникот за MSS. Не ги уредувајте овие files рачно, бидејќи тие повторно се создаваат секој пат кога вашиот root дизајн е повторно генериран.

• sys_config.c
• sys_config.h
•  sys_config_mddr_define.h – податоци за конфигурација на MDDR.
• Sys_config_fddr_define.h – податоци за конфигурација на FDDR.
•  sys_config_mss_clocks.h – конфигурација на MSS часовници

Симулација
Кога ќе го генерирате SmartDesign поврзан со вашиот MSS, следнава симулација files се генерираат во /директориум за симулација:

•  test.bfm – BFM од највисоко ниво file што прво се „изврши“ за време на која било симулација што го вежба процесорот Cortex-M2 на SmartFusion3 MSS. Ги извршува peripheral_init.bfm и user.bfm, по тој редослед.
•  peripheral_init.bfm – Ја содржи процедурата BFM која ја емулира функцијата CMSIS::SystemInit() што се извршува на Cortex-M3 пред да влезете во процедурата main(). Во суштина ги копира податоците за конфигурацијата за која било периферна опрема што се користи во дизајнот во правилните регистри за периферна конфигурација и потоа чека сите периферни уреди да бидат подготвени пред да потврди дека корисникот може да ги користи овие периферни уреди.
• MDDR_init.bfm – Содржи наредби за пишување BFM кои симулираат запишување на податоците од конфигурацискиот регистар на MSS DDR што сте ги внеле (со помош на дијалогот Уреди регистри погоре) во регистрите на контролорот DDR.
• user.bfm – Наменет за кориснички команди. Можете да ја симулирате патеката на податоци со додавање на свои BFM команди во ова file. Команди во ова file ќе се „изврши“ откако ќе заврши peripheral_init.bfm.

Користење на files погоре, патеката за конфигурација се симулира автоматски. Треба само да го уредите user.bfm file да се симулира податочната патека. Не уредувајте ги тестовите test.bfm, peripheral_init.bfm или MDDR_init.bfm fileкако овие files се создаваат повторно секој пат кога ќе се регенерира вашиот root дизајн.

MSS DDR конфигурациска патека
Решението за периферна иницијализација бара, покрај одредувањето на вредностите на конфигурацискиот регистар на MSS DDR, да ја конфигурирате патеката за податоци за конфигурација APB во MSS (FIC_2). Функцијата SystemInit() ги запишува податоците во регистрите за конфигурација MDDR преку интерфејсот FIC_2 APB.
Забелешка: Ако користите System Builder, патеката за конфигурација се поставува и се поврзува автоматски.

За да го конфигурирате интерфејсот FIC_2:

1. Отворете го дијалогот за конфигуратор FIC_2 (Слика 2-7) од конфигураторот MSS.
2. Изберете ја опцијата Иницијализирај периферни уреди користејќи Cortex-M3.
3. Проверете дали е проверено MSS DDR, како и блоковите Fabric DDR/SERDES ако ги користите.
4.  Кликнете OK за да ги зачувате вашите поставки. Ова ќе ги открие конфигурациските порти FIC_2 (интерфејси со часовник, ресетирање и APB магистрали), како што е прикажано на Слика 2-8.
5.  Генерирајте го MSS. Пристаништата FIC_2 (FIC_2_APB_MASTER, FIC_2_APB_M_PCLK и FIC_2_APB_M_RESET_N) сега се изложени на интерфејсот MSS и може да се поврзат со CoreConfigP и CoreResetP според спецификацијата за решение за периферна иницијализација.

За целосни детали за конфигурирање и поврзување на јадрата CoreConfigP и CoreResetP, погледнете во Упатството за употреба на периферна иницијализација.

Опис на пристаништето

Интерфејс DDR PHY
Табела 3-1 • Интерфејс DDR PHY

Име на порта	Насока	Опис
MDDR_CAS_N	ИЗЛЕЗ	DRAM CASN
MDDR_CKE	ИЗЛЕЗ	DRAM CKE
MDDR_CLK	ИЗЛЕЗ	Часовник, P страна
MDDR_CLK_N	ИЗЛЕЗ	Часовник, N страна
MDDR_CS_N	ИЗЛЕЗ	DRAM CSN
MDDR_ODT	ИЗЛЕЗ	DRAM ODT
MDDR_RAS_N	ИЗЛЕЗ	DRAM RASN
MDDR_RESET_N	ИЗЛЕЗ	Ресетирање на DRAM за DDR3. Игнорирајте го овој сигнал за интерфејсите LPDDR и DDR2. Обележете го како неискористен за интерфејсите LPDDR и DDR2.
MDDR_WE_N	ИЗЛЕЗ	ДРАМ ВЕН
MDDR_ADDR[15:0]	ИЗЛЕЗ	Драм Адресни битови
MDDR_BA[2:0]	ИЗЛЕЗ	Адреса на Драм Банка
MDDR_DM_RDQS ([3:0]/[1:0]/[0])	ВЛЕЗ	Драмски податоци маска
MDDR_DQS ([3:0]/[1:0]/[0])	ВЛЕЗ	Влез/Излез со троба на податоци од драм – P страна
MDDR_DQS_N ([3:0]/[1:0]/[0])	ВЛЕЗ	Влез/Излез со троба на податоци од драм – N страна
MDDR_DQ ([31:0]/[15:0]/[7:0])	ВЛЕЗ	Влез/Излез на податоци DRAM
MDDR_DQS_TMATCH_0_IN	IN	FIFO во сигналот
MDDR_DQS_TMATCH_0_OUT	ИЗЛЕЗ	Сигнал за излез на FIFO
MDDR_DQS_TMATCH_1_IN	IN	FIFO во сигналот (само 32-битни)
MDDR_DQS_TMATCH_1_OUT	ИЗЛЕЗ	FIFO излез сигнал (само 32-битен)
MDDR_DM_RDQS_ECC	ВЛЕЗ	Драм ECC податоци маска
MDDR_DQS_ECC	ВЛЕЗ	Влез/Излез на Dram ECC Data Strobe – P страна
MDDR_DQS_ECC_N	ВЛЕЗ	Влез/Излез на Dram ECC Data Strobe – N страна
MDDR_DQ_ECC ([3:0]/[1:0]/[0])	ВЛЕЗ	Влез/излез на податоци DRAM ECC
MDDR_DQS_TMATCH_ECC_IN	IN	ECC FIFO во сигналот
MDDR_DQS_TMATCH_ECC_OUT	ИЗЛЕЗ	Сигнал за излез на ECC FIFO (само 32-битен)

Забелешка: Ширината на портите за некои порти се менува во зависност од изборот на ширината на PHY. Ознаката „[a:0]/ [b:0]/[c:0]“ се користи за означување на таквите порти, каде што „[a:0]“ се однесува на ширината на портот кога е избрана 32-битна PHY ширина , „[b:0]“ одговара на 16-битна PHY ширина, а „[c:0]“ одговара на 8-битна PHY ширина.

Fabric Master AXI Bus интерфејс
Табела 3-2 • Fabric Master AXI Bus Interface

Име на порта	Насока	Опис
DDR_AXI_S_AWREADY	ИЗЛЕЗ	Напишете ја адресата подготвена
DDR_AXI_S_WREADY	ИЗЛЕЗ	Напишете ја адресата подготвена
DDR_AXI_S_BID[3:0]	ИЗЛЕЗ	ID на одговор
DDR_AXI_S_BRESP[1:0]	ИЗЛЕЗ	Напишете одговор
DDR_AXI_S_BVALID	ИЗЛЕЗ	Напишете го одговорот валиден
DDR_AXI_S_ARREADY	ИЗЛЕЗ	Прочитајте ја адресата подготвена
DDR_AXI_S_RID[3:0]	ИЗЛЕЗ	Прочитајте лична карта Tag
DDR_AXI_S_RRESP[1:0]	ИЗЛЕЗ	Прочитајте го одговорот
DDR_AXI_S_RDATA[63:0]	ИЗЛЕЗ	Читајте податоци
DDR_AXI_S_RLAST	ИЗЛЕЗ	Read Last Овој сигнал го означува последниот пренос во рафалното читање
DDR_AXI_S_RVALID	ИЗЛЕЗ	Прочитајте ја адресата валидна
DDR_AXI_S_AWID[3:0]	IN	Напишете ID на адреса
DDR_AXI_S_AWADDR[31:0]	IN	Напиши адреса
DDR_AXI_S_AWLEN[3:0]	IN	Должина на рафал
DDR_AXI_S_AWSIZE[1:0]	IN	Големина на рафал
DDR_AXI_S_AWBURST[1:0]	IN	Тип на рафал
DDR_AXI_S_AWLOCK[1:0]	IN	Тип на заклучување Овој сигнал дава дополнителни информации за атомските карактеристики на преносот
DDR_AXI_S_AWVALID	IN	Напишете ја адресата валидна
DDR_AXI_S_WID[3:0]	IN	Напишете ID на податоци tag
DDR_AXI_S_WDATA[63:0]	IN	Напиши податоци
DDR_AXI_S_WSTRB[7:0]	IN	Напишете строби
DDR_AXI_S_WLAST	IN	Напиши последно
DDR_AXI_S_WVALID	IN	Напиши валидно
DDR_AXI_S_BREADY	IN	Напиши подготвено
DDR_AXI_S_ARID[3:0]	IN	Прочитајте ID на адреса
DDR_AXI_S_ARADDR[31:0]	IN	Прочитајте ја адресата
DDR_AXI_S_ARLEN[3:0]	IN	Должина на рафал
DDR_AXI_S_ARSIZE[1:0]	IN	Големина на рафал
DDR_AXI_S_ARBURST[1:0]	IN	Тип на рафал
DDR_AXI_S_ARLOCK[1:0]	IN	Тип на заклучување
DDR_AXI_S_ARVALID	IN	Прочитајте ја адресата валидна
DDR_AXI_S_RREADY	IN	Прочитајте ја адресата подготвена

Табела 3-2 • Fabric Master AXI Bus Interface (продолжение)

Име на порта	Насока	Опис
DDR_AXI_S_CORE_RESET_N	IN	Глобално ресетирање на MDDR
DDR_AXI_S_RMW	IN	Покажува дали сите бајти од 64 битна лента се валидни за сите отчукувања на пренос на AXI. 0: Покажува дека сите бајти во сите отчукувања се валидни во рафал и контролорот треба стандардно да пишува команди 1: Покажува дека некои бајти се неважечки и дека контролорот треба стандардно да ги наредува RMW командите Ова е класифицирано како сигнал за страничниот опсег на каналот за адреси за пишување AXI и важи со сигналот AWVALID. Се користи само кога е овозможен ECC.

Автобуски интерфејс Fabric Master AHB0
Табела 3-3 • Интерфејс на магистралата Fabric Master AHB0

Име на порта	Насока	Опис
DDR_AHB0_SHREADYOUT	ИЗЛЕЗ	AHBL slave е подготвен – кога високото за запишување покажува дека MDDR е подготвен да прифати податоци и кога високото за читање покажува дека податоците се валидни
DDR_AHB0_SHRESP	ИЗЛЕЗ	Статус на одговор на AHBL – Кога се вози високо на крајот на трансакцијата, покажува дека трансакцијата е завршена со грешки. Кога на крајот на трансакцијата е ниско, тоа покажува дека трансакцијата е успешно завршена.
DDR_AHB0_SHRDATA[31:0]	ИЗЛЕЗ	AHBL за читање податоци – Читајте ги податоците од MDDR slave до мастерот за ткаенина
DDR_AHB0_SHSEL	IN	AHBL slave select – Кога е наведено, MDDR е моментално избраниот AHBL slave на ткаенината AHB магистрала
DDR_AHB0_SHADDR[31:0]	IN	AHBL адреса – бајт адреса на интерфејсот AHBL
DDR_AHB0_SHBURST[2:0]	IN	Должина на рафал на AHBL
DDR_AHB0_SHSIZE[1:0]	IN	Големина на пренос на AHBL – Ја означува големината на тековниот трансфер (само трансакции од 8/16/32 бајти)
DDR_AHB0_SHTRANS[1:0]	IN	Тип на трансфер AHBL – Го означува типот на трансфер на тековната трансакција
DDR_AHB0_SHMASTLOCK	IN	AHBL заклучување – Кога е потврдено, тековниот трансфер е дел од заклучена трансакција
DDR_AHB0_SHWRITE	IN	AHBL write – Кога високото покажува дека тековната трансакција е запишување. Кога е ниско покажува дека тековната трансакција е прочитана
DDR_AHB0_S_HREADY	IN	Подготвен AHBL – Кога е високо, покажува дека MDDR е подготвен да прифати нова трансакција
DDR_AHB0_S_HWDATA[31:0]	IN	AHBL за пишување податоци – Запишете податоци од мастерот за ткаенина во MDDR

Автобуски интерфејс Fabric Master AHB1
Табела 3-4 • Интерфејс на магистралата Fabric Master AHB1

Име на порта	Насока	Опис
DDR_AHB1_SHREADYOUT	ИЗЛЕЗ	AHBL slave е подготвен – кога високото за запишување покажува дека MDDR е подготвен да прифати податоци и кога високото за читање покажува дека податоците се валидни
DDR_AHB1_SHRESP	ИЗЛЕЗ	Статус на одговор на AHBL – Кога се вози високо на крајот на трансакцијата, покажува дека трансакцијата е завршена со грешки. Кога на крајот на трансакцијата е ниско, тоа покажува дека трансакцијата е успешно завршена.
DDR_AHB1_SHRDATA[31:0]	ИЗЛЕЗ	AHBL за читање податоци – Читајте ги податоците од MDDR slave до мастерот за ткаенина
DDR_AHB1_SHSEL	IN	AHBL slave select – Кога е наведено, MDDR е моментално избраниот AHBL slave на ткаенината AHB магистрала
DDR_AHB1_SHADDR[31:0]	IN	AHBL адреса – бајт адреса на интерфејсот AHBL
DDR_AHB1_SHBURST[2:0]	IN	Должина на рафал на AHBL
DDR_AHB1_SHSIZE[1:0]	IN	Големина на пренос на AHBL – Ја означува големината на тековниот трансфер (само трансакции од 8/16/32 бајти)
DDR_AHB1_SHTRANS[1:0]	IN	Тип на трансфер AHBL – Го означува типот на трансфер на тековната трансакција
DDR_AHB1_SHMASTLOCK	IN	AHBL заклучување – Кога е потврдено, тековниот трансфер е дел од заклучена трансакција
DDR_AHB1_SHWRITE	IN	AHBL write – Кога високото покажува дека тековната трансакција е запишување. Кога е ниско покажува дека тековната трансакција е прочитана.
DDR_AHB1_SHREADY	IN	Подготвен AHBL – Кога е високо, покажува дека MDDR е подготвен да прифати нова трансакција
DDR_AHB1_SHWDATA[31:0]	IN	AHBL за пишување податоци – Запишете податоци од мастерот за ткаенина во MDDR

Интерфејс со автобус на AXI во режим на контролер на мека меморија
Табела 3-5 • Режим на мека мемориски контролер AXI Bus интерфејс

Име на порта	Насока	Опис
SMC_AXI_M_WLAST	ИЗЛЕЗ	Напиши последно
SMC_AXI_M_WVALID	ИЗЛЕЗ	Напиши валидно
SMC_AXI_M_AWLEN[3:0]	ИЗЛЕЗ	Должина на рафал
SMC_AXI_M_AWBURST[1:0]	ИЗЛЕЗ	Тип на рафал
SMC_AXI_M_BREADY	ИЗЛЕЗ	Подготвен одговор
SMC_AXI_M_AWVALID	ИЗЛЕЗ	Напишете ја адресата Важи
SMC_AXI_M_AWID[3:0]	ИЗЛЕЗ	Напишете ID на адреса
SMC_AXI_M_WDATA[63:0]	ИЗЛЕЗ	Напишете податоци
SMC_AXI_M_ARVALID	ИЗЛЕЗ	Прочитајте ја адресата валидна
SMC_AXI_M_WID[3:0]	ИЗЛЕЗ	Напишете ID на податоци tag
SMC_AXI_M_WSTRB[7:0]	ИЗЛЕЗ	Напишете строби
SMC_AXI_M_ARID[3:0]	ИЗЛЕЗ	Прочитајте ID на адреса
SMC_AXI_M_ARADDR[31:0]	ИЗЛЕЗ	Прочитајте ја адресата
SMC_AXI_M_ARLEN[3:0]	ИЗЛЕЗ	Должина на рафал
SMC_AXI_M_ARSIZE[1:0]	ИЗЛЕЗ	Големина на рафал
SMC_AXI_M_ARBURST[1:0]	ИЗЛЕЗ	Тип на рафал
SMC_AXI_M_AWADDR[31:0]	ИЗЛЕЗ	Напиши адреса
SMC_AXI_M_RREADY	ИЗЛЕЗ	Прочитајте ја адресата подготвена
SMC_AXI_M_AWSIZE[1:0]	ИЗЛЕЗ	Големина на рафал
SMC_AXI_M_AWLOCK[1:0]	ИЗЛЕЗ	Тип на заклучување Овој сигнал дава дополнителни информации за атомските карактеристики на преносот
SMC_AXI_M_ARLOCK[1:0]	ИЗЛЕЗ	Тип на заклучување
SMC_AXI_M_BID[3:0]	IN	ID на одговор
SMC_AXI_M_RID[3:0]	IN	Прочитајте лична карта Tag
SMC_AXI_M_RRESP[1:0]	IN	Прочитајте го одговорот
SMC_AXI_M_BRESP[1:0]	IN	Напишете одговор
SMC_AXI_M_AWREADY	IN	Напишете ја адресата подготвена
SMC_AXI_M_RDATA[63:0]	IN	Прочитајте податоци
SMC_AXI_M_WREADY	IN	Напиши подготвено
SMC_AXI_M_BVALID	IN	Напишете го одговорот валиден
SMC_AXI_M_ARREADY	IN	Прочитајте ја адресата подготвена
SMC_AXI_M_RLAST	IN	Read Last Овој сигнал го означува последниот пренос во рафалното читање
SMC_AXI_M_RVALID	IN	Прочитајте Важи

Режим на мека мемориски контролер AHB0 автобуски интерфејс
Табела 3-6 • Режим на мека мемориски контролер AHB0 магистрален интерфејс

Име на порта	Насока	Опис
SMC_AHB_M_HBURST[1:0]	ИЗЛЕЗ	Должина на рафал на AHBL
SMC_AHB_M_HTRANS[1:0]	ИЗЛЕЗ	Тип на трансфер AHBL – Го означува типот на трансфер на тековната трансакција.
SMC_AHB_M_HMASTLOCK	ИЗЛЕЗ	AHBL заклучување – Кога е потврдено, тековниот трансфер е дел од заклучена трансакција
SMC_AHB_M_HWRITE	ИЗЛЕЗ	AHBL write — Кога високото покажува дека тековната трансакција е запишување. Кога е ниско покажува дека тековната трансакција е прочитана
SMC_AHB_M_HSIZE[1:0]	ИЗЛЕЗ	Големина на пренос на AHBL – Ја означува големината на тековниот трансфер (само трансакции од 8/16/32 бајти)
SMC_AHB_M_HWDATA[31:0]	ИЗЛЕЗ	AHBL за запишување податоци – Запишувајте податоци од MSS-мастерот на ткаенината мека мемориски контролер
SMC_AHB_M_HADDR[31:0]	ИЗЛЕЗ	AHBL адреса – бајт адреса на интерфејсот AHBL
SMC_AHB_M_HRESP	IN	Статус на одговор на AHBL – Кога се вози високо на крајот на трансакцијата, покажува дека трансакцијата е завршена со грешки. Кога на крајот на трансакцијата е ниско, тоа покажува дека трансакцијата е успешно завршена
SMC_AHB_M_HRDATA[31:0]	IN	AHBL за читање податоци – Читајте податоци од ткаенината мека мемориски контролер до главниот MSS
SMC_AHB_M_HREADY	IN	AHBL подготвен – Високо покажува дека автобусот AHBL е подготвен да прифати нова трансакција

Поддршка за производи

Microsemi SoC Products Group ги поддржува своите производи со различни услуги за поддршка, вклучително и услуги за клиенти, Центар за техничка поддршка за клиенти, а webсајт, електронска пошта и канцеларии за продажба низ целиот свет. Овој додаток содржи информации за контактирање на Microsemi SoC Products Group и користење на овие услуги за поддршка.
Услуга за клиенти
Контактирајте со службата за корисници за нетехничка поддршка на производот, како што се цените на производите, надградбите на производите, информациите за ажурирање, статусот на нарачката и овластувањето.
Од Северна Америка, јавете се на 800.262.1060
Од остатокот од светот, јавете се на 650.318.4460
Факс, од каде било во светот, 650.318.8044
Центар за техничка поддршка на клиентите
Microsemi SoC Products Group го екипира својот Центар за техничка поддршка за клиенти со висококвалификувани инженери кои можат да помогнат во одговорот на вашите прашања за хардвер, софтвер и дизајн за производите на Microsemi SoC. Центарот за техничка поддршка на клиентите троши многу време за креирање белешки за апликации, одговори на заеднички прашања од циклусот на дизајнирање, документација за познати проблеми и разни ЧПП. Затоа, пред да не контактирате, посетете ги нашите онлајн ресурси. Многу е веројатно дека веќе сме одговориле на вашите прашања.
Техничка поддршка
За поддршка на производите на Microsemi SoC, посетете http://www.microsemi.com/products/fpga-soc/design-support/fpga-soc-support.
Webсајт
Можете да прелистувате различни технички и нетехнички информации на почетната страница на Microsemi SoC Products Group, на www.microsemi.com/soc.
Контактирајте го Центарот за техничка поддршка на клиентите
Високо квалификувани инженери работат во Центарот за техничка поддршка. Центарот за техничка поддршка може да се контактира преку е-пошта или преку групата производи на Microsemi SoC webсајт.
Е-пошта
Можете да ги пренесете вашите технички прашања на нашата е-пошта и да добивате одговори по е-пошта, факс или телефон. Исто така, ако имате проблеми со дизајнот, можете да испратите е-пошта за вашиот дизајн fileда добие помош. Постојано ја следиме сметката за е-пошта во текот на денот. Кога ни го испраќате вашето барање, не заборавајте да го вклучите вашето полно име, име на компанија и информации за контакт за ефикасна обработка на вашето барање.
Адресата за е-пошта за техничка поддршка е soc_tech@microsemi.com.
Мои случаи
Клиентите на Microsemi SoC Products Group може да поднесуваат и следат технички случаи преку Интернет со одење во Мои случаи.
Надвор од САД
Клиентите на кои им е потребна помош надвор од временските зони на САД може да контактираат со техничка поддршка преку е-пошта (soc_tech@microsemi.com) или контактирајте со локалната продажна канцеларија.
Посетете За нас за огласи во канцелариите за продажба и корпоративни контакти.
Описите на канцелариите за продажба може да се најдат на www.microsemi.com/soc/company/contact/default.aspx.
Техничка поддршка на ИТАР
За техничка поддршка на RH и RT FPGA кои се регулирани со меѓународните регулативи за сообраќај на оружје (ITAR), контактирајте со нас преку soc_tech_itar@microsemi.com. Алтернативно, во Мои случаи, изберете Да во паѓачката листа ИТАР. За целосен список на Microsemi FPGA регулирани со ИТАР, посетете го ITAR web страница.

За Микросеми
Microsemi Corporation (Nasdaq: MSCC) нуди сеопфатно портфолио на полупроводнички и системски решенија за комуникации, одбрана и безбедност, воздушната и индустриските пазари. Производите вклучуваат аналогни интегрирани кола со мешан сигнал со високи перформанси и стврднати со зрачење, FPGA, SoC и ASIC; производи за управување со енергија; уреди за тајминг и синхронизација и прецизни временски решенија, поставувајќи ги светските стандарди за времето; уреди за обработка на глас; RF решенија; дискретни компоненти; Решенија за складирање и комуникација на претпријатијата, безбедносни технологии и скалабилни анти-тamper производи; Етернет решенија; ИЦ и средни распони со напојување преку етернет; како и можности и услуги прилагодено за дизајн. Микросеми е со седиште во Алисо Виехо, Калифорнија и има приближно 4,800 вработени на глобално ниво. Дознајте повеќе на www.microsemi.com.
Microsemi не дава никаква гаранција, претставување или гаранција во врска со информациите содржани овде или соодветноста на неговите производи и услуги за која било одредена цел, ниту пак Microsemi презема каква било одговорност што произлегува од примената или употребата на кој било производ или коло. Производите што се продаваат подолу и сите други производи што ги продава Microsemi биле предмет на ограничено тестирање и не треба да се користат заедно со опрема или апликации кои се критични за мисијата. Се верува дека сите спецификации за изведба се сигурни, но не се потврдени, а Купувачот мора да ги спроведе и заврши сите перформанси и други тестови на производите, сам и заедно со, или инсталиран во, кој било крајен производ. Купувачот нема да се потпира на какви било податоци и спецификации или параметри за перформанси обезбедени од Microsemi. Одговорност на Купувачот е самостојно да ја утврди соодветноста на кој било производ и истите да ги тестира и потврди. Информациите дадени од Microsemi подолу се дадени „како што е, каде што е“ и со сите грешки, а целиот ризик поврзан со таквите информации е целосно кај Купувачот. Microsemi не дава, експлицитно или имплицитно, на која било страна никакви патентни права, лиценци или други права на ИС, без разлика дали се однесуваат на самите тие информации или што било опишано со таквите информации. Информациите дадени во овој документ се сопственост на Microsemi, а Microsemi го задржува правото да прави какви било промени на информациите во овој документ или на сите производи и услуги во секое време без претходна најава.

Седиштето на корпоративното „Микросеми“.
One Enterprise, Алисо Виехо,
Калифорнија 92656 САД
Во рамките на САД: +1 800-713-4113
Надвор од САД: +1 949-380-6100
Продажба: +1 949-380-6136
Факс: +1 949-215-4996
Е-пошта: sales.support@microsemi.com

©2016 Microsemi Corporation. Сите права се задржани. Microsemi и логото на Microsemi се заштитни знаци на Microsemi Corporation. Сите други заштитни знаци и услужни марки се сопственост на нивните соодветни сопственици.

5-02-00377-5/11.16

Документи / ресурси

Конфигурација на Microsemi SmartFusion2 MSS DDR контролер [pdf] Упатство за корисникот SmartFusion2 MSS DDR контролер конфигурација, SmartFusion2 MSS, DDR контролер конфигурација, конфигурација на контролор

Референци

• Упатство за употреба