Microsemi UG0649 Дисплеј контролер
Microsemi не дава никаква гаранција, претставување или гаранција во врска со информациите содржани овде или соодветноста на неговите производи и услуги за која било одредена цел, ниту пак Microsemi презема каква било одговорност што произлегува од примената или употребата на кој било производ или коло. Производите што се продаваат подолу и сите други производи што ги продава Microsemi биле предмет на ограничено тестирање и не треба да се користат заедно со опрема или апликации кои се критични за мисијата. Се верува дека сите спецификации за изведба се сигурни, но не се потврдени, а Купувачот мора да ги спроведе и заврши сите перформанси и други тестови на производите, сам и заедно со, или инсталиран во, кој било крајен производ. Купувачот нема да се потпира на какви било податоци и спецификации или параметри за перформанси обезбедени од Microsemi. Одговорност на Купувачот е самостојно да ја утврди соодветноста на кој било производ и истите да ги тестира и потврди. Информациите дадени од Microsemi подолу се дадени „како што е, каде што е“ и со сите грешки, а целиот ризик поврзан со таквите информации е целосно кај Купувачот. Microsemi не дава, експлицитно или имплицитно, на која било страна никакви патентни права, лиценци или други права на ИС, без разлика дали се однесуваат на самите тие информации или што било опишано со таквите информации. Информациите дадени во овој документ се сопственост на Microsemi, а Microsemi го задржува правото да прави какви било промени на информациите во овој документ или на сите производи и услуги во секое време без претходна најава.
За Микросеми
Microsemi, подружница во целосна сопственост на Microchip Technology Inc. (Nasdaq: MCHP), нуди сеопфатно портфолио на полупроводнички и системски решенија за воздушната и одбраната, комуникациите, центарот за податоци и индустриските пазари. Производите вклучуваат аналогни интегрирани кола со мешан сигнал со високи перформанси и стврднати со зрачење, FPGA, SoC и ASIC; производи за управување со енергија; уреди за тајминг и синхронизација и прецизни решенија за времето, поставувајќи ги светските стандарди за времето; уреди за обработка на глас; RF решенија; дискретни компоненти; претпријатија за складирање и комуникациски решенија, безбедносни технологии и скалабилни анти-тamper производи; Етернет решенија; ИЦ и средни распони со напојување преку етернет; како и можности и услуги прилагодено за дизајн. Дознајте повеќе на www.microsemi.com.
Историја на ревизии
Историјата на ревизии ги опишува промените што беа имплементирани во документот. Промените се наведени со ревизија, почнувајќи од тековната публикација.
Ревизија 7.0
Следното е резиме на промените во ревизијата 7.0 на овој документ.
- Ажурирани параметри за конфигурација, секција на страница 5.
- Ажурирано користење на ресурсите, страница 8 дел.
- Ажурирана бранова форма на тест-клупа на контролер на екранот. Видете Слика 12, страница 7.
Ревизија 6.0
Следното е резиме на промените во ревизијата 6.0 на овој документ.
- Ажурирано е делот Вовед, страница 2.
- Ажурирани се блок-дијаграмот и тајмингот на контролорот на екранот.
- Ажурирани табели како што се влезови и излези на контролорот на екранот, параметрите за конфигурација и извештајот за искористување на ресурсите.
- Ажурирани параметрите за конфигурација на тест-бенч и некои од фигурите од делот Тестбенч.
Ревизија 5.0
Следното е резиме на промените во ревизијата 5.0 на овој документ.
- Ажурирано користење на ресурсите, страница 8 дел.
Ревизија 4.0
Следното е резиме на промените во ревизијата 4.0 на овој документ.
- Ажурирана симулација на тест-бенч, дел од страница 6.
Ревизија 3.0
Следното е резиме на промените во ревизијата 3.0 на овој документ.
- Ажуриран дел Имплементација на хардвер, страница 3 со влезен сигнал ddr_rd_video_resolution.
- Ја ажурираше резолуцијата за контрола на екранот на 4096 × 2160. За повеќе информации, видете Влезови и излези, страница 4.
- Додаден дел Тест бенч симулација, страница 6.
Ревизија 2.0
Ажурирана табела 2, страница 5 со сигнал g_DEPTH_OF_VIDEO_PIXEL_FROM_DDR. За повеќе информации видете Конфигурациски параметри, страница 5 (SAR 76065).
Ревизија 1.0
Ревизијата 1.0 беше првото објавување на овој документ.
Вовед
Контролерот на екранот генерира сигнали за синхронизација на екранот врз основа на резолуцијата на екранот. Ги генерира хоризонталните и вертикалните сигнали за синхронизација, хоризонталните и вертикалните активни сигнали, сигналите за крајот на рамката и за овозможување податоци. Влезните видео податоци се исто така синхронизирани со овие синхронизирани сигнали. Сигналите за синхронизација заедно со видео податоците може да се внесат на DVI, HDMI или VGA картичка што се поврзува со мониторот на екранот.
Следната слика ги прикажува синхронизираните бранови форми.
Слика 1 • Синхронизирај ги брановите форми на сигналот
Хардверска имплементација
Следната слика го прикажува блок дијаграмот на контролорот на екранот.
Слика 2 • Прикажи блок дијаграм на контролорот
Контролерот на дисплејот ги има следните два подмодула.
Генератор на сигнал 1
Има еден хоризонтален бројач и еден вертикален бројач. Хоризонталниот бројач почнува да брои веднаш штом сигналот ENABLE_I ќе се искачи и се ресетира на нула секој пат кога ќе достигне вкупно хоризонтално броење (хоризонтална резолуција + хоризонтален преден трем + хоризонтален заден трем + ширина на хоризонтална синхронизација). Вертикалниот бројач започнува да брои по крајот на првата хоризонтална линија и се ресетира на нула кога ќе достигне вкупно вертикално броење (Вертикална резолуција + Вертикален преден трем + Вертикален заден трем + Ширина на вертикална синхронизација).
Сигналот DATA_TRIGGER_O се генерира од генератор на сигнал1 врз основа на вредностите на хоризонталните и вертикалните бројачи.
Генератор на сигнал 2
Има и еден хоризонтален бројач и еден вертикален бројач. Хоризонталниот бројач започнува да брои кога EXT_SYNC_SIGNAL_I оди високо и се ресетира на нула секој пат кога ќе достигне вкупно хоризонтално броење (хоризонтална резолуција + хоризонтален преден трем + хоризонтален заден трем + ширина на хоризонтална синхронизација). Вертикалниот бројач започнува да брои кога хоризонталниот бројач за прв пат ќе го достигне вкупното хоризонтално броење. Вертикалниот бројач се ресетира на нула кога ќе достигне вкупно вертикално броење (вертикална резолуција + вертикален преден трем + вертикален заден трем + вертикална ширина на синхронизација). Сигналите H_SYNC_O, V_SYNC_O, H_ACTIVE_O, V_ACTIVE_O и DATA_ENABLE_O се генерираат од генератор на сигнал2 врз основа на вредностите на хоризонталниот и вертикалниот бројач.
Влезови и излези
Пристаништа
Следната табела го наведува описот на влезните и излезните порти. Табела 1 • Влезови и излези на контролорот на екранот
| Име на сигналот | Насока | Ширина | Опис |
| RESETN_I | Влез | 1 бит | Активен ниско асинхрон сигнал за ресетирање на дизајнот |
| SYS_CLK_I | Влез | 1 бит | Системски часовник |
| ENABLE_I | Влез | 1 бит | Овозможува контролер на екранот |
| ENABLE_EXT_SYNC_I | Влез | 1 бит | Овозможува надворешна синхронизација |
| EXT_SYNC_SIGNAL_I | Влез | 1 бит | Референтен сигнал за надворешна синхронизација. Се користи за да се компензира доцнењето генерирано од средните блокови. Нејзините временски карактеристики треба да одговараат на онаа на избраната резолуција на видеото (поставена со помош на G_VIDEO_FORMAT). |
| H_SYNC_O | Излез | 1 бит | Активен хоризонтален пулс за синхронизација |
| V_SYNC_O | Излез | 1 бит | Активен пулс за вертикална синхронизација |
| H_ACTIVE_O | Излез | 1 бит | Хоризонтален активен период на видео |
| V_ACTIVE_O | Излез | 1 бит | Вертикален активен период на видео |
| DATA_TRIGGER_O | Излез | 1 бит | Активирање на податоци. Се користи за активирање на операцијата за читање DDR |
| FRAME_END_O | Излез | 1 бит | Се зголемува за еден часовник по секој крај на рамката |
| DATA_ENABLE_O | Излез | 1 бит | Овозможи податоци за HDMI |
| H_RES_O | Излез | 16 бит | Хоризонтална резолуција |
Параметри за конфигурација
Следната табела го наведува описот на генеричките конфигурациски параметри што се користат во хардверската имплементација на контролерот на екранот, што може да варира во зависност од барањата на апликацијата.
Тајминг дијаграми
Симулација на тест-бенч
Обезбедена е тест маса за проверка на функционалноста на контролорот на екранот. Следната табела ги наведува параметрите што може да се конфигурираат.
Следниве чекори опишуваат како да се симулира јадрото со помош на тест-клупата.
- Во прозорецот Libero SoC Design Flow, проширете го Create Design, двапати кликнете на Create SmartDesign Testbench или кликнете со десното копче на Create SmartDesign Testbench и кликнете Run за да создадете тестбенч SmartDesign. Видете ја следната слика.
- Внесете име за новиот тестбенч SmartDesign во полето за дијалог Create New SmartDesign Testbench и кликнете OK како што е прикажано на следната слика.
Се создава тест клупа за SmartDesign и се појавува платно десно од окното Design Flow. - Во каталогот Libero SoC (View > Windows > Catalog), проширете Solutions-Video и повлечете и спуштете го јадрото на Display Controller на платното на тест-клупата SmartDesign, како што е прикажано на следната слика.
- Изберете ги сите порти, кликнете со десното копче и изберете Промовирање на највисоко ниво, како што е прикажано на следната слика.
- Кликнете Generate Component од лентата со алатки SmartDesign, како што е прикажано на следната слика
- На картичката Stimulus Hierarchy, кликнете со десното копче на display_controller_test (display_controller_tb.vhd) testbench
Алатката ModelSim се појавува со клупата за тестирање file натоварено на него како што е прикажано на следната слика
Ако симулацијата е прекината поради ограничувањето на времето на работа во DO file, користете ја командата run -all за да ја завршите симулацијата. По завршувањето на симулацијата, се добива слика од тест-клупата file се појавува во папката за симулација (View > Files > симулација). За повеќе информации за ажурирање на параметрите на тест-клупата, видете Табела 3, страница 6.
Искористување на ресурсите
Контролерот на екранот е имплементиран во SmartFusion2 и IGLOO2 system-on-chip (SoC) FPGA (пакет M2S150T-1FC1152) и PolarFire FPGA (MPF300TS – 1FCG1152E пакет). Следната табела ги наведува ресурсите што ги користи FPGA кога G_VIDEO_FORMAT = 1920×1080 и G_PIXELS_PER_CLK = 1.
| Ресурс | Употреба |
| DFFs | 79 |
| 4 LUTs | 150 |
| LSRAM | 0 |
| МАТЕМАТИКА | 0 |
| Ресурс | Употреба |
| DFFs | 79 |
| 4 LUTs | 149 |
| RAM1Kx18 | 0 |
| RAM 64x18 | 0 |
| MACC | 0 |
Седиште на Микросеми
One Enterprise, Aliso Viejo, CA 92656 USA
Во рамките на САД: +1 800-713-4113 Надвор од САД: +1 949-380-6100 Продажба: +1 949-380-6136
Факс: +1 949-215-4996
Е-пошта: sales.support@microsemi.com www.microsemi.com
2019 Microsemi, целосно во сопственост на подружница на Microchip Technology Inc. Сите права се задржани. Microsemi и логото Microsemi се регистрирани заштитни знаци на Microsemi Corporation. Сите други заштитни знаци и услужни марки се сопственост на нивните соодветни сопственици.
Документи / ресурси
 |
Microsemi UG0649 Дисплеј контролер [pdf] Упатство за корисникот UG0649 Контролор за дисплеј, UG0649, Контролор за дисплеј, контролер |
