Intel Chip ID FPGA IP-јадра

Секој поддржан Intel® FPGA има уникатен 64-битен ID на чип. Идентификатор на чип Intel FPGA IP јадрата ви овозможуваат да го прочитате овој ID на чип за идентификација на уредот.

Поврзани информации

• Вовед во Intel FPGA IP јадра
  • Обезбедува општи информации за сите Intel FPGA IP-јадра, вклучувајќи параметриза, генерирање, надградба и симулирање на IP-јадра.
• Генерирање на скрипта за поставување комбиниран симулатор
  • Креирајте скрипти за симулација за кои не се потребни рачни ажурирања за надградба на софтвер или IP верзија.

Поддршка на уредот

IP јадра	Поддржани уреди
ИД на чип Intel Stratix® 10 FPGA IP јадро	Интел Стратикс 10
Уникатен чип ID Intel Arria® 10 FPGA IP јадро	Intel Arria 10
Уникатен чип ID Intel Cyclone® 10 GX FPGA IP јадро	Циклон Intel 10 GX
Уникатен чип ID Intel MAX® 10 FPGA IP	Intel MAX 10
Уникатен чип ID Intel FPGA IP јадро	Стратикс V Арија V Циклон V

Поврзани информации

• Уникатен чип ID Intel MAX 10 FPGA IP Core

ИД на чип Intel Stratix 10 FPGA IP Core

• Овој дел го опишува ИД на чип Intel Stratix 10 FPGA IP-јадрото.

Функционален опис

Сигналот data_valid започнува ниско во почетната состојба кога не се читаат податоци од уредот. Откако ќе се внесе пулс од висок до низок до читаната влезна порта, IP ID на чип Intel Stratix 10 FPGA го чита единствениот ID на чип. По читањето, јадрото на IP го потврдува сигналот data_valid за да укаже дека единствената вредност на ID на чипот на излезната порта е подготвена за преземање. Операцијата се повторува само кога ќе го ресетирате IP-јадрото. Излезната порта chip_id[63:0] ја задржува вредноста на уникатниот ID на чип додека не го реконфигурирате уредот или не го ресетирате јадрото на IP.

Забелешка: Не можете да го симулирате IP-јадрото на ИД на чип бидејќи IP-јадрото го прима одговорот на податоците за ID на чипот од SDM. За да се потврди ова IP-јадро, Интел препорачува да извршите проценка на хардверот.

Пристаништа

Слика 1: Идентификатор на чип Intel Stratix 10 FPGA IP основни приклучоци

Табела 2: Идентификатор на чип Intel Stratix 10 FPGA IP-јадрени порти Опис

Пристаниште	I/O	Големина (бит)	Опис
кликни	Влез	1	Додава сигнал за часовникот до блокот за ID на чипот. Максималната поддржана фреквенција е еквивалентна на вашиот системски часовник.
ресетирање	Влез	1	Синхроно ресетирање што го ресетира IP-јадрото. За да го ресетирате јадрото на IP, поставете го сигналот за ресетирање високо најмалку 10 кликин циклуси.
data_valid	Излез	1	Укажува дека единствениот ID на чип е подготвен за пронаоѓање. Ако сигналот е слаб, IP-јадрото е во почетна состојба или е во тек за вчитување податоци од ID на осигурувачот. Откако IP-јадрото ќе го потврди сигналот, податоците се подготвени за пребарување на излезната порта chip_id[63..0].
chip_id	Излез	64	Го означува единствениот ID на чип според неговата соодветна локација за идентификација на осигурувачот. Податоците се валидни само откако IP-јадрото ќе го потврди сигналот data_valid. Вредноста при вклучувањето се ресетира на 0. Излезната порта chip_id [63:0] ја задржува вредноста на уникатниот ID на чип додека не го реконфигурирате уредот или не го ресетирате јадрото на IP.
готови	Влез	1	Сигналот за читање се користи за читање на ID вредноста од уредот. Секој пат кога вредноста на сигналот се менува од 1 на 0, јадрото на IP ја активира операцијата за читање ID. Мора да го доведете сигналот до 0 кога не се користи. За да ја започнете операцијата за читање ID, возете го сигналот високо најмалку 3 циклуси на часовникот, а потоа повлечете го на ниско ниво. IP-јадрото започнува да ја чита вредноста на ID на чипот.

Пристапување до ИД на чип Intel Stratix 10 FPGA IP преку допир на сигнал

Кога ќе го вклучите прочитаниот сигнал, IP-јадрото Intel Stratix 10 FPGA ID на чип започнува да го чита ID на чип од уредот Intel Stratix 10. Кога идентификаторот на чипот е подготвен, јадрото на ИД на чип Intel Stratix 10 FPGA го потврдува сигналот data_valid и го завршува JTAG пристап.

Забелешка: Дозволете доцнење еквивалентно на tCD2UM по целосната конфигурација на чипот пред да се обидете да го прочитате уникатниот ID на чипот. Погледнете го соодветниот лист со податоци на уредот за вредноста tCD2UM.

Ресетирање на ИД на чип Intel Stratix 10 FPGA IP Core

За да го ресетирате јадрото на IP, мора да го поставите сигналот за ресетирање најмалку десет циклуси на часовникот.

Забелешка

1. За уредите Intel Stratix 10, немојте да го ресетирате IP-јадрото барем до tCD2UM по целосната иницијализација на чипот. Погледнете го соодветниот лист со податоци на уредот за вредноста tCD2UM.
2. За упатства за инстанција на јадрото на IP, мора да се повикате на делот за ресетирање на издавање IP на Intel Stratix 10 во упатството за корисникот за конфигурација на Intel Stratix 10.

Поврзани информации

Корисничко упатство за конфигурација на Intel Stratix 10

• Обезбедува повеќе информации за Intel Stratix 10 Reset Release IP.

ИД на чип Intel FPGA IP-јадра

Овој дел ги опишува следните IP-јадра

• Уникатен чип ID Intel Arria 10 FPGA IP јадро
• Уникатен чип ID Intel Cyclone 10 GX FPGA IP јадро
• Уникатен чип ID Intel FPGA IP јадро

Функционален опис

Сигналот data_valid започнува ниско во почетната состојба кога не се читаат податоци од уредот. Откако ќе се внесе такт-сигнал до влезната порта clkin, IP-јадрото Intel FPGA ID на чип го чита единствениот ID на чип. По читањето, јадрото на IP го потврдува сигналот data_valid за да укаже дека единствената вредност на ID на чипот на излезната порта е подготвена за преземање. Операцијата се повторува само кога ќе го ресетирате IP-јадрото. Излезната порта chip_id[63:0] ја задржува вредноста на уникатниот ID на чип додека не го реконфигурирате уредот или не го ресетирате јадрото на IP.

Забелешка: IP-јадрото на Intel Chip ID нема модел за симулација fileс. За да се потврди ова IP-јадро, Интел препорачува да извршите проценка на хардверот.

Слика 2: Идентификатор на чип Intel FPGA IP Основни пристаништа

Табела 3: Идентификатор на чип Intel FPGA IP-јадрени порти Опис

Пристаниште	I/O	Големина (бит)	Опис
кликни	Влез	1	Додава сигнал за часовникот до блокот за ID на чипот. Максималните поддржани фреквенции се како што следува: • За Intel Arria 10 и Intel Cyclone 10 GX: 30 MHz. • За Intel MAX 10, Stratix V, Arria V и Cyclone V: 100 MHz.
ресетирање	Влез	1	Синхроно ресетирање што го ресетира IP-јадрото. За да го ресетирате јадрото на IP, поставете го сигналот за ресетирање високо најмалку 10 кликин циклуси(1). Излезната порта chip_id [63:0] ја задржува вредноста на уникатниот ID на чип додека не го реконфигурирате уредот или не го ресетирате јадрото на IP.
data_valid	Излез	1	Укажува дека единствениот ID на чип е подготвен за пронаоѓање. Ако сигналот е слаб, IP-јадрото е во почетна состојба или е во тек за вчитување податоци од ID на осигурувачот. Откако IP-јадрото ќе го потврди сигналот, податоците се подготвени за пребарување на излезната порта chip_id[63..0].
chip_id	Излез	64	Го означува единствениот ID на чип според неговата соодветна локација за идентификација на осигурувачот. Податоците се валидни само откако IP-јадрото ќе го потврди сигналот data_valid. Вредноста при вклучувањето се ресетира на 0.

Пристап до уникатен чип ID Intel Arria 10 FPGA IP и уникатен чип ID Intel Cyclone 10 GX FPGA IP преку допир на сигнал

Забелешка: Идентификаторот на чипот Intel Arria 10 и Intel Cyclone 10 GX е недостапен ако имате други системи или IP-јадра кои пристапуваат до JTAG истовремено. За прampле, Signal Tap II Logic Analyzer, Transceiver Toolkit, сигнали или сонди во системот и IP-јадрото на SmartVID Controller.

Кога ќе го вклучите сигналот за ресетирање, јадрата на Unique Chip ID Intel Arria 10 FPGA IP и Unique Chip ID Intel Cyclone 10 GX FPGA IP почнуваат да го читаат ID на чип од уредот Intel Arria 10 или Intel Cyclone 10 GX. Кога идентификаторот на чипот е подготвен, единствениот ID на чип Intel Arria 10 FPGA IP и единствениот ID на чип Intel Cyclone 10 GX FPGA IP го потврдуваат data_valid сигналот и го завршуваат JTAG пристап.

Забелешка: Дозволете доцнење еквивалентно на tCD2UM по целосната конфигурација на чипот пред да се обидете да го прочитате уникатниот ID на чипот. Погледнете го соодветниот лист со податоци на уредот за вредноста tCD2UM.

Ресетирање на ИД на чип Intel FPGA IP Core

За да го ресетирате јадрото на IP, мора да го поставите сигналот за ресетирање најмалку десет циклуси на часовникот. Откако ќе го исклучите сигналот за ресетирање, IP-јадрото повторно го чита единствениот ID на чип од блокот за идентификација на осигурувачите. Јадрото на IP го потврдува сигналот data_valid по завршувањето на операцијата.

Забелешка: За уредите Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V и Cyclone V, немојте да го ресетирате IP-јадрото барем до tCD2UM по целосната иницијализација на чипот. Погледнете го соодветниот лист со податоци на уредот за вредноста tCD2UM.

Чип ID Intel FPGA IP Cores Упатство за корисникот Архиви

Ако не е наведена верзија на основната IP IP, се применува упатството за корисникот за претходната верзија на основната IP.

IP Core верзија	Упатство за употреба
18.1	Чип ID Intel FPGA IP Cores Упатство за корисникот
18.0	Чип ID Intel FPGA IP Cores Упатство за корисникот

Историја на ревизии на документи за корисничко упатство за ИД на чип Intel FPGA IP Cores

Верзија на документ	Интел Квартус® Примарна верзија	Промени
2022.09.26	20.3	Отстранет Најдобри практики за управување со проекти врска. Ажурирано Функционален опис во ИД на чип Intel Stratix 10 FPGA IP Core. Ажурирано Функционален опис во ИД на чип Intel FPGA IP јадра.
2020.10.05	20.3	Ажуриран опис на клин и ресетирање во Табела: Идентификатор на чип Intel FPGA IP-јадрени порти Опис да вклучи детали за Intel MAX 10. Ажурирано на Ресетирање на ИД на чип Intel FPGA IP Core дел кој вклучува поддршка за уредот Intel MAX 10.
2019.05.17	19.1	Ажурирано на Ресетирање на ИД на чип Intel Stratix 10 FPGA IP Core тема за додавање втора забелешка во врска со упатствата за инстанција на јадрото на IP.
2019.02.19	18.1	Додадена е поддршка за уредите Intel MAX 10 во IP-јадра и поддржани уреди маса.
2018.12.24	18.1	Додадено е Чип ID Intel FPGA IP Cores Упатство за корисникот Архиви дел.  Го реструктуираше документот за да обезбеди повеќе детали за соодветните поддржани уреди.
2018.06.08	18.0	Го ажурираше прочитаниот опис на портата. Го ажурираше описот на портата за ресетирање.
2018.05.07	18.0	Додадена е порта за читање за чип ID Intel Stratix 10 FPGA IP IP јадро.

 

Датум	Верзија	Промени
декември 2017 година	2017.12.11	Ажуриран наслов на документот од Корисничко упатство за IP Core IP ID на уникатен чип на Altera. Додадено Поддршка на уредот дел.  Комбинирани и додадени информации од Упатство за користење на IP Core IP на уникатен ID на чип Altera Arria 10 и Стратикс 10 Уникатен упатство за корисникот на IP Core IP ID на чип. Ребрендиран во Интел. Ажурирано Функционален опис. Додадена е поддршка за уредот Intel Cyclone 10 GX.
мај 2016 година	2016.05.02	Отстранети се стандардните основни информации за IP и додадена врска до прирачникот Quartus Prime. Ажурирана белешка за поддршка на уредот Arria 10.
септември, 2014 година	2014.09.02	• Ажуриран наслов на документот за да го одрази новото име на IP-јадрото „Altera Unique Chip ID“.

Датум	Верзија	Промени
август, 2014 година	2014.08.18	Ажурирани чекори за параметризација за застарен уредник на параметри. Додадена е забелешка дека ова IP-јадро не поддржува дизајни Arria 10.
Јуни, 2014 година	2014.06.30	Информациите за Plug-in Manager на MegaWizard се заменети со IP каталог. Додадени стандардни информации за надградба на IP-јадра. Додадени стандардни информации за инсталација и лиценцирање. Отстранети се застарените информации за нивото на поддршка на уредот. Поддршката на основниот уред за IP сега е достапна во IP каталог и уредувач на параметри.
септември, 2013 година	2013.09.20	Ажурирано за преформулирање „Стекнување на ID на чип на FPGA уред“ во „Стекнување на единствениот ID на чип на FPGA уред“
мај, 2013 година	1.0	Почетно ослободување.

Испрати повратни информации

Документи / ресурси

Intel Chip ID FPGA IP-јадра [pdf] Упатство за корисникот Идентификатор на чип FPGA IP-јадра, ID на чип, FPGA IP-јадра, IP-јадра

Референци

• Упатство за употреба