F-Tile DisplayPort FPGA IP Дизајн Прample
Упатство за употреба
F-Tile DisplayPort FPGA IP Дизајн Прample
Ажурирано за Intel® Quartus® Prime Design Suite: 22.2 IP верзија: 21.0.1
DisplayPort Intel FPGA IP Дизајн ПрampВодич за брз почеток
Уредите со DisplayPort Intel® F-плочка имаат симулирачка маса за тестирање и хардверски дизајн што поддржува компилација и хардверско тестирање FPGA IP дизајн на пр.ampлес за Intel Agilex™
DisplayPort Intel FPGA IP го нуди следниот дизајн на прamples:
- DisplayPort SST паралелно повратно јамка без модул за враќање на часовникот со пиксели (PCR).
- DisplayPort SST паралелно повратно јамка со видео интерфејс AXIS
Кога генерирате дизајн на прample, уредувачот на параметри автоматски го креира fileНеопходно е да се симулира, компајлира и тестира дизајнот во хардвер.
Слика 1. Развој Сtages
Поврзани информации
- Упатство за корисникот DisplayPort Intel FPGA IP
- Мигрирање во Intel Quartus Prime Pro Edition
Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира извршување на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
*Други имиња и брендови може да се бараат како сопственост на други.
Регистриран ISO 9001:2015
1.1. Структура на директориумот
Слика 2. Структура на директориумот
Табела 1. Дизајн ПрampЛе Компоненти
| Папки | Files |
| rtl/core | dp_core.ip |
| dp_rx . ip | |
| dp_tx . ip | |
| rtl/rx_phy | dp_gxb_rx/ ((ДП PMA UX градежен блок) |
| dp_rx_data_fifo . ip | |
| rx_top_phy . св | |
| rtl/tx_phy | dp_gxb_rx/ ((ДП PMA UX градежен блок) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Барања за хардвер и софтвер
Интел го користи следниот хардвер и софтвер за тестирање на дизајнот на прampле:
Хардвер
- Комплет за развој на Intel Agilex I-Series
- DisplayPort Source GPU
- DisplayPort мијалник (монитор)
- Bitec DisplayPort FMC-картичка ќерка Ревизија 8C
- DisplayPort кабли
Софтвер
- Intel Quartus® Prime
- Synopsys* VCS Simulator
1.3. Генерирање на дизајнот
Користете го уредувачот на параметрите DisplayPort Intel FPGA IP во софтверот Intel Quartus Prime за да го генерирате дизајнот на прampле.
Слика 3. Генерирање на протокот на дизајн
- Изберете Tools ➤ IP Catalog и изберете Intel Agilex F-плочка како целна фамилија уреди.
Забелешка: Дизајнот прampПоддржува само уреди со F-плочка Intel Agilex. - Во каталогот IP, лоцирајте и кликнете двапати на DisplayPort Intel FPGA IP. Се појавува прозорецот New IP Variation.
- Наведете име на највисоко ниво за вашата сопствена варијација на IP. Уредувачот на параметри ги зачувува поставките за варијација на IP во a file именуван .ip.
- Изберете уред со F-плочка Intel Agilex во полето Уред или задржете го стандардниот избор на софтверски уред Intel Quartus Prime.
- Кликнете на ОК. Се појавува уредувачот на параметри.
- Конфигурирајте ги саканите параметри и за TX и за RX.
- Според дизајнот прampтабот le, изберете DisplayPort SST Parallel Loopback Without PCR.
- Изберете Simulation за да ја генерирате тест-клупата и изберете Synthesis за да го генерирате дизајнот на хардверот на прampле. Мора да изберете барем една од овие опции за да го генерирате дизајнот прample fileс. Ако ги изберете двете, времето на генерирање станува подолго.
- За комплет за развој на цели, изберете го комплетот за развој на Intel Agilex I-Series SOC. Ова предизвикува целниот уред избран во чекор 4 да се промени за да одговара на уредот на комплетот за развој. За комплетот за развој на SOC на Intel Agilex I-Series, стандардниот уред е AGIB027R31B1E2VR0.
- Кликнете Generate Exampле Дизајн.
1.4. Симулирање на дизајнот
Дизајнот на DisplayPort Intel FPGA IP на прample testbench симулира сериски дизајн на јамка од пример TX до пример RX. Внатрешен модул за генерирање на видео шаблони го придвижува примерот DisplayPort TX, а видео излезот на примерот RX се поврзува со дама CRC во тест-клупата.
Слика 4. Проток на симулација на дизајн
- Одете во папката Synopsys симулатор и изберете VCS.
- Изврши скрипта за симулација.
Извор vcs_sim.sh - Скриптата го изведува Quartus TLG, ја компајлира и стартува тест-бенч во симулаторот.
- Анализирајте го резултатот.
Успешната симулација завршува со споредба на Source и Sink SRC.
1.5. Составување и тестирање на дизајнот
Слика 5. Составување и симулирање на дизајнот
Да се состави и изврши демонстративен тест на хардверот прampза дизајн, следете ги овие чекори:
- Обезбедете хардвер прampгенерирањето на дизајнот е завршено.
- Стартувајте го софтверот Intel Quartus Prime Pro Edition и отворете / quartus/agi_dp_demo.qpf.
- Кликнете на Обработка ➤ Започнете со компилација.
- По успешната компилација, софтверот Intel Quartus Prime Pro Edition генерира .sof file во вашиот наведен директориум.
- Поврзете го приклучокот DisplayPort RX на картичката ќерка на Bitec со надворешен извор на DisplayPort, како што е графичката картичка на компјутер.
- Поврзете го приклучокот DisplayPort TX на картичката ќерка на Bitec со уред за мијалник DisplayPort, како што е видео анализатор или компјутерски монитор.
- Проверете дали сите прекинувачи на развојната табла се во стандардна положба.
- Конфигурирајте го избраниот Intel Agilex F-Tile уред на развојната табла користејќи го генерираното .sof file (Алатки ➤ Програмер ).
- Уредот за мијалник DisplayPort го прикажува видеото генерирано од изворот на видеото.
Поврзани информации
Упатство за корисникот на комплетот за развој на FPGA на Intel Agilex I-Series/
1.5.1. Регенерирачки ELF File
Стандардно, ELF file се генерира кога го генерирате динамичниот дизајн на прampле.
Меѓутоа, во некои случаи, треба да го регенерирате ELF file ако го измените софтверот file или регенерирајте го dp_core.qsys file. Се регенерира dp_core.qsys file го ажурира .sopcinfo file, што бара од вас да го регенерирате ELF file.
- Оди до /софтвер и уредете го кодот доколку е потребно.
- Оди до /script и извршете ја следната градба скрипта: извор build_sw.sh
• На Windows, пребарувајте и отворете Nios II Command Shell. Во командната школка Nios II, одете на /script и изврши извор build_sw.sh.
Забелешка: За да се изврши скрипта за изградба на Windows 10, на вашиот систем му треба Windows потсистеми за Linux (WSL). За повеќе информации за чекорите за инсталација на WSL, погледнете во Прирачникот за развивач на софтвер Nios II.
• На Linux, стартувајте го Дизајнер на платформа и отворете го Tools ➤ Nios II Command Shell. Во командната школка Nios II, одете на /script и изврши извор build_sw.sh. - Погрижете се да имате .елф file се генерира во /софтвер/ dp_demo.
- Преземете го генерираното .елф file во FPGA без прекомпајлирање на .sof file со извршување на следната скрипта: nios2-download /software/dp_demo/*.elf
- Притиснете го копчето за ресетирање на плочката FPGA за да стапи на сила новиот софтвер.
1.6. DisplayPort Intel FPGA IP Дизајн Прample Параметри
Табела 2. Дизајн на IP ДисплејПорт Intel FPGA ПрampОграничувањето на QSF за Intel Agilex Ftile уред
| Ограничување на QSF |
Опис |
| set_global_assignment -име VERILOG_MACRO „__DISPLAYPORT_support__=1“ |
Од Quartus 22.2 наваму, ова ограничување на QSF е потребно за да се овозможи приспособен проток на DisplayPort SRC (Soft Reset Controller) |
Табела 3. Дизајн на IP ДисплејПорт Intel FPGA ПрampПараметри за уред со F-плочка Intel Agilex
| Параметар | Вредност | Опис |
| Достапен дизајн прample | ||
| Изберете Дизајн | • Никој •DisplayPort SST Parallel Loopback без PCR •DisplayPort SST Parallel Loopback со видео интерфејс AXIS |
Изберете го дизајнот на прampда се генерира. • Нема: Нема дизајн прample е достапна за тековниот избор на параметри. •DisplayPort SST Parallel Loopback без PCR: Овој дизајн прampго демонстрира паралелното враќање на јамката од приливот на DisplayPort до изворот на DisplayPort без модул за враќање на часовникот на пиксели (PCR) кога ќе го вклучите параметарот Овозможи видео влезна порта за слика. •DisplayPort SST Parallel Loopback со видео интерфејс AXIS: Овој дизајн прampго демонстрира паралелниот повратен повраток од DisplayPort sink до изворот DisplayPort со AXIS Video интерфејс кога Enable Active Video Data Protocols е поставено на AXIS-VVP Full. |
| Дизајн Прample Files | ||
| Симулација | Вклучено исклучено | Вклучете ја оваа опција за да го генерирате потребното files за симулациската маса за тестирање. |
| Синтеза | Вклучено исклучено | Вклучете ја оваа опција за да го генерирате потребното files за компилација на Intel Quartus Prime и дизајн на хардвер. |
| Генериран HDL формат | ||
| Генерирајте File Формат | Verilog, VHDL | Изберете го претпочитаниот HDL формат за генерираниот дизајн на прample fileсет. Забелешка: Оваа опција го одредува само форматот за генерираната IP на највисоко ниво fileс. Сите други files (на прample testbenches и највисоко ниво files за хардверска демонстрација) се во Verilog HDL формат. |
| Комплет за развој на цели | ||
| Изберете Табла | • Нема комплет за развој •Интел Агилекс I-серија Комплет за развој |
Изберете ја таблата за целниот дизајн на прampле. |
| Параметар | Вредност | Опис |
| •Без развојен комплет: оваа опција ги исклучува сите хардверски аспекти за дизајнот на прampле. Јадрото P ги поставува сите доделувања на пинови на виртуелни пинови. • Комплет за развој на FPGA на Intel Agilex I-Series: оваа опција автоматски го избира целниот уред на проектот за да одговара на уредот на овој комплет за развој. Може да го промените целниот уред користејќи го параметарот Промени цел уред ако ревизијата на вашата табла има различна варијанта на уред. IP-јадрото ги поставува сите задачи на пиновите според комплетот за развој. Забелешка: Идеен проект Прample не е функционално потврдена на хардвер во ова издание на Quartus. •Прилагоден комплет за развој: оваа опција овозможува дизајн на прampда се тестира на комплет за развој од трета страна со Intel FPGA. Можеби ќе треба сами да ги поставите задачите на пиновите. |
||
| Целен уред | ||
| Променете го целниот уред | Вклучено исклучено | Вклучете ја оваа опција и изберете ја претпочитаната варијанта на уред за развојниот комплет. |
Паралелен дизајн со јамка Прampлес
Дизајнот на DisplayPort Intel FPGA IP на прampле демонстрира паралелен повратен повраток од примерот на DisplayPort RX до примерот на DisplayPort TX без модул за враќање на часовникот на пиксели (PCR).
Табела 4. Дизајн на IP ДисплејПорт Intel FPGA Прample за Intel Agilex F-плочка уред
| Дизајн Прample | Означување | Стапка на податоци | Режим на канал | Тип на враќање на јамката |
| DisplayPort SST паралелно повратно јамка без PCR | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Симплекс | Паралелно без PCR |
| DisplayPort SST паралелно повратно јамка со видео интерфејс AXIS | DisplayPort SST | RBR, HRB, HRB2, HBR3 | Симплекс | Паралелно со видео интерфејсот AXIS |
2.1. Intel Agilex F-плочка DisplayPort SST Паралелен дизајн со јамка Карактеристики
SST паралелен дизајн на јамка прampлес го демонстрираат преносот на еден видео поток од мијалникот DisplayPort до изворот на DisplayPort.
Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.
Регистриран ISO 9001:2015
Слика 6. Интел Агилекс F-плочка DisplayPort SST Паралелно враќање на јамката без PCR
- Во оваа варијанта, параметарот на изворот DisplayPort, TX_SUPPORT_IM_ENABLE, е вклучен и се користи интерфејсот за видео-слика.
- Лавабото DisplayPort прима видео и или аудио стриминг од надворешен видео извор како што е графичкиот процесор и го декодира во паралелен видео интерфејс.
- Видео-излезот на мијалникот DisplayPort директно го придвижува изворниот видео интерфејс на DisplayPort и се шифрира на главната врска на DisplayPort пред да се пренесе на мониторот.
- IOPLL ги придвижува и мијалникот DisplayPort и изворните видео часовници со фиксна фреквенција.
- Ако мијалникот DisplayPort и параметарот MAX_LINK_RATE на изворот е конфигуриран на HBR3, а PIXELS_PER_CLOCK е конфигуриран на Quad, видео часовникот работи на 300 MHz за да поддржува брзина на пиксели од 8Kp30 (1188/4 = 297 MHz).
Слика 7. Интел Agilex F-плочка DisplayPort SST Паралелно враќање на јамката со AXIS видео Интерфејс
- Во оваа варијанта, параметарот на изворот и мијалникот DisplayPort, изберете AXIS-VVP FULL во Овозможи ACTIVE VIDEO DATA PROTOCOLS за да се овозможи Axis Video Data Interface.
- Лавабото DisplayPort прима видео и или аудио стриминг од надворешен видео извор како што е графичкиот процесор и го декодира во паралелен видео интерфејс.
- DisplayPort Sink го конвертира протокот на видео податоци во видео податоци на оската и го придвижува интерфејсот за видео податоци на изворната оска DisplayPort преку VVP Video Frame Buffer. DisplayPort Source ги конвертира видео-податоците на оската во главната врска на DisplayPort пред да ги пренесе на мониторот.
- Во оваа дизајнерска варијанта, постојат три главни видео часовници, имено rx/tx_axi4s_clk, rx_vid_clk и tx_vid_clk. axi4s_clk работи на 300 MHz за двата модула AXIS во Source и Sink. rx_vid_clk работи DP Sink Video гасоводот на 300 MHz (за поддршка на која било резолуција до 8Kp30 4PIPs), додека tx_vid_clk работи DP Source Video pipeline на вистинската фреквенција на Pixel Clock (поделена со PIPs).
- Оваа дизајнерска варијанта автоматски ја конфигурира фреквенцијата tx_vid_clk преку програмирање I2C на вградениот SI5391B OSC кога дизајнот ќе открие прекинувач во резолуцијата.
- Оваа варијанта на дизајн покажува само фиксен број на резолуции како што е претходно дефинирано во софтверот DisplayPort, имено:
— 720p60, RGB
— 1080p60, RGB
- 4K30, RGB
- 4K60, RGB
2.2. Шема за такт
Шемата за тактирање ги илустрира домените на часовникот во дизајнот на DisplayPort Intel FPGA IP, пр.ampле.
Слика 8. Шема за тактирање на примопредавател на примопредавател на Intel Agilex F-плочка
Табела 5. Сигнали на шема на такт
| Часовник во дијаграмот |
Опис |
| SysPLL refclk | F-плочка System PLL референтен часовник кој може да биде која било фреквенција на часовникот што може да се дели со System PLL за таа излезна фреквенција. Во овој дизајн прample, system_pll_clk_link и rx/tx refclk_link го делат истиот SysPLL refclk од 150 MHz. |
| Часовник во дијаграмот | Опис |
| Тоа мора да биде бесплатен работен часовник кој е поврзан од посветен игла на референтниот часовник на трансиверот до влезниот часовник на референтната IP и System PLL Clocks IP, пред да ја поврзете соодветната излезна порта со DisplayPort Phy Top. Забелешка: За овој дизајн прampле, конфигурирајте го GUI на контролорот на часовникот Si5391A OUT6 на 150 MHz. |
|
| систем pll клик врска | Минималната излезна фреквенција на System PLL за поддршка на целата стапка на DisplayPort е 320 MHz. Овој дизајн прample користи излезна фреквенција од 900 MHz (највисока) така што SysPLL refclk може да се сподели со rx/tx refclk_link што е 150 MHz. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR и Tx PLL Link refclk што е фиксирано на 150 MHz за да ја поддржи целата стапка на податоци на DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort Поврзете го часовникот за брзина со јадрото DisplayPort IP. Фреквенција еквивалентна на Брзина на податоци дели со паралелна ширина на податоците. Exampле: Фреквенција = брзина на податоци / ширина на податоци = 8.1 G (HBR3) / 40 бита = 202.5 MHz |
2.3. Симулациски тестбенч
Тестната маса за симулација го симулира серискиот повратен циклус на DisplayPort TX во RX.
Слика 9. Блок дијаграм на тест-бенч за симулација на режимот за симулација DisplayPort Intel FPGA IP Simplex
Табела 6. Компоненти на тест-бенч
| Компонента | Опис |
| Генератор на видео шаблони | Овој генератор произведува обрасци на лента во боја што можете да ги конфигурирате. Можете да го параметрирате времето на видео формат. |
| Контрола на тест бенч | Овој блок ја контролира тест секвенцата на симулацијата и ги генерира потребните стимулативни сигнали до јадрото TX. Контролниот блок на тест-бенч исто така ја чита вредноста на CRC и од изворот и од мијалникот за да направи споредби. |
| Проверка на фреквенција на часовникот за брзина на врската RX | Овој проверувач проверува дали обновената фреквенција на часовникот RX примопредавател се совпаѓа со саканата брзина на податоци. |
| Проверка на фреквенција на часовникот за брзина на TX линк | Овој проверувач проверува дали обновената фреквенција на часовникот TX примопредавател се совпаѓа со саканата брзина на податоци. |
Тестната маса за симулација ги прави следните проверки:
Табела 7. Проверки на тест-бенч
| Критериуми за тестирање |
Верификација |
| • Поврзете обука со стапка на податоци HBR3 • Читајте ги регистрите DPCD за да проверите дали DP Status ја поставува и мери фреквенцијата на брзината на врската TX и RX. |
Интегрира проверка на фреквенција за мерење на брзината на врската излезна фреквенција на часовникот од TX и RX трансиверот. |
| • Стартувај видео шема од TX до RX. • Потврдете го CRC и за изворот и за мијалникот за да проверите дали се совпаѓаат |
• Го поврзува генератор на видео шаблони со изворот DisplayPort за да ја генерира видео шемата. • Контролата на тест-бенч потоа ги чита и Source и Sink CRC од регистрите DPTX и DPRX и се споредува за да се осигура дека двете вредности на CRC се идентични. Забелешка: За да се осигурате дека CRC се пресметува, мора да го овозможите параметарот за автоматизација на тестот за поддршка CTS. |
Историја на ревизии на документи за F-Tile DisplayPort Intel FPGA IP дизајн ПрampУпатство за употреба
| Верзија на документ | Интел Quartus Prime верзија | IP верзија | Промени |
| 2022.09.02 | 22. | 20.0.1 | •Променет наслов на документот од DisplayPort Intel Agilex F-Tile FPGA IP Design Example Упатство за употреба за F-Tile DisplayPort Дизајн на IP Intel FPGA на прampУпатство за употреба. •Овозможен AXIS Video Design Example варијанта. •Отстранет дизајн на Static Rate и заменет со Multi Rate Design Exampле. •Отстранета белешката во Дизајн на Дизајн на ДисплејПорт Intel FPGA на IP прampВодич за брз почеток кој вели дека верзијата на софтверот Intel Quartus Prime 21.4 поддржува само прелиминарен дизајн Exampлес. • Заменете ја фигурата Структура на директориумот со точната фигура. •Додаден дел Регенерира ELF File под Составување и тестирање на дизајнот. •Го ажуриравме делот Барања за хардвер и софтвер за да вклучи дополнителен хардвер барања. |
| 2021.12.13 | 21. | 20.0.0 | Почетно ослободување. |
Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира извршување на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги.
*Други имиња и брендови може да се бараат како сопственост на други.
Регистриран ISO 9001:2015
Онлајн верзија
Испрати повратни информации
UG-20347
ID: 709308
Верзија: 2022.09.02
Документи / ресурси
 |
Intel F-Tile DisplayPort FPGA IP Дизајн Прample [pdf] Упатство за корисникот F-Tile DisplayPort FPGA IP Дизајн Прample, F-Tile DisplayPort, DisplayPort, FPGA IP дизајн Прample, IP Дизајн Прample, UG-20347, 709308 |
