Intel® FPGA P-Tile Avalon ®
Стриминг IP за PCI Express*
Дизајн ПрampУпатство за употреба
Ажурирано за Intel®
Quartus® Prime Design Suite: 21.3
IP верзија: 6.0.0
Упатство за употреба

Дизајн ПрampОпис

1.1. Функционален опис за дизајнот на програмиран влез/излез (PIO) Прample

Дизајнот на ПИО прampврши пренос на меморија од процесор-домаќин до целен уред. Во овој ексample, процесорот домаќин бара MemRd и emWr со еден dword
TLPs.
Дизајнот на ПИО прample автоматски го креира fileНеопходно е да се симулира и компајлира во софтверот Intel Prime. Дизајнот прampле опфаќа широк опсег на параметри. Сепак, не ги опфаќа сите можни параметризации на P-Tile Hard IP за PCIe.
Овој дизајн прampги вклучува следните компоненти:

• Генерираната P-Tile Avalon Streaming Hard IP Endpoint варијанта (DUT) со параметрите што ги наведовте. Оваа компонента ги придвижува TLP податоците добиени до апликацијата PIO
• Компонентата PIO Application (APPS), која го врши потребниот превод помеѓу PCI Express TLP и едноставните Avalon-MM запишување и читање во меморијата на ончипот.
• Компонента за меморија на чип (MEM). За дизајнот 1×16 прampЛе, меморијата на чипот се состои од еден мемориски блок од 16 KB. За дизајнот 2×8 прampЛе, меморијата на чипот се состои од два мемориски блока од 16 KB.
• Reset Release IP: Оваа IP го задржува контролното коло во ресетирање додека уредот целосно не влезе во кориснички режим. FPGA го потврдува излезот INIT_DONE за да сигнализира дека уредот е во кориснички режим. ИП-то за ресетирање генерира превртена верзија на внатрешниот сигнал INIT_DONE за да се создаде излезот nINIT_DONE што можете да го користите за вашиот дизајн. Сигналот nINIT_DONE е висок додека целиот уред не влезе во кориснички режим. Откако ќе се потврди nINIT_DONE (ниско), целата логика е во кориснички режим и работи нормално. Може да го користите сигналот nINIT_DONE на еден од следниве начини:
  • За да се врати надворешно или внатрешно ресетирање.
  • За да го вратите влезот за ресетирање на трансиверот и I/O PLL.
  • За да се овозможи запишување на дизајнерските блокови како што се вградените мемориски блокови, машината за состојби и регистрите за поместување.
  • За синхроно возење, регистрирајте ги ресетирајте ги влезните порти во вашиот дизајн.

Тестната маса за симулација го инстанцира дизајнот на PIO на прample и Root Port BFM за интерфејс со целната крајна точка.
Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.
Регистриран ISO 9001:2015
Слика 1. Блок дијаграм за дизајн на платформа PIO 1×16 Дизајн Прample Simulation Testbench

Слика 2. Блок дијаграм за дизајн на платформа PIO 2×8 Дизајн Прample Simulation Testbench

Тестната програма запишува и чита податоци од истата локација во меморијата на чипот. Ги споредува прочитаните податоци со очекуваниот резултат. Тестот известува: „Симулацијата прекина поради успешно завршување“ доколку не се појават грешки. П-плочка Авалон
Стриминг дизајн прample ги поддржува следните конфигурации:

• Gen4 x16 Крајна точка
• Gen3 x16 Крајна точка
• Gen4 x8x8 Крајна точка
• Gen3 x8x8 Крајна точка

Забелешка: Симулацискиот тест за PCIe x8x8 PIO дизајн прample е конфигуриран за една PCIe x8 врска иако вистинскиот дизајн имплементира две PCIe x8 врски.
Забелешка: Овој дизајн прampги поддржува само стандардните поставки во уредувачот на параметри на P-плочката Avalon Streaming IP за PCI Express.
Слика 3. Платформа Дизајнер системска содржина за P-Tile Avalon Streaming PCI Express 1×16 PIO Design Example
Платформскиот дизајнер го генерира овој дизајн до Gen4 x16 варијанти.

Слика 4. Платформа Дизајнер системска содржина за P-Tile Avalon Streaming PCI Express 2×8 PIO Design Example
Платформскиот дизајнер го генерира овој дизајн до Gen4 x8x8 варијанти.

1.2. Функционален опис за дизајнот на Single Root I/O Virtualization (SR-IOV) Прample
Дизајнот SR-IOV прampврши пренос на меморија од процесор-домаќин до целен уред. Поддржува до два PF и 32 VF по PF.
Дизајнот SR-IOV прample автоматски го креира fileНеопходно е да се симулира и компајлира во софтверот Intel Quartus Prime. Можете да го преземете составениот дизајн на
Комплет за развој на Intel Stratix® 10 DX или комплет за развој на Intel Agilex™.
Овој дизајн прampги вклучува следните компоненти:

• Генерираната P-Tile Avalon Streaming (Avalon-ST) IP варијанта на крајна точка (DUT) со параметрите што ги наведовте. Оваа компонента ги вози примените TLP податоци до апликацијата SR-IOV.
• Компонентата SR-IOV Application (APPS), која го врши потребниот превод помеѓу PCI Express TLP и едноставните Avalon-ST запишување и читање во меморијата на чипот. За компонентата SR-IOV APPS, TLP читаната меморија ќе генерира Комплет со податоци.
  • За дизајн SR-IOV прampсо два PF и 32 VF по PF, има 66 мемориски локации кои дизајнот ексampможе да пристапите. Двата PF можат да пристапат до две мемориски локации, додека 64 VF (2 x 32) можат да пристапат до 64 мемориски локации.
• Ресетирај ја пораката IP.
  Тестната маса за симулација го инстанцира дизајнот SR-IOV на прample и Root Port BFM за интерфејс со целната крајна точка.

Слика 5. Блок дијаграм за дизајнер на платформа SR-IOV 1×16 Дизајн Прample Simulation Testbench

Слика 6. Блок дијаграм за дизајнер на платформа SR-IOV 2×8 Дизајн Прample Simulation Testbench

Тестната програма запишува и чита податоци од истата локација во меморијата на чипот преку 2 PF и 32 VF по PF. Ги споредува прочитаните податоци со очекуваните
резултат. Тестот известува: „Симулацијата прекина поради успешно завршување“ доколку не се појават грешки.
Дизајнот SR-IOV прample ги поддржува следните конфигурации:

• Gen4 x16 Крајна точка
• Gen3 x16 Крајна точка
• Gen4 x8x8 Крајна точка
• Gen3 x8x8 Крајна точка

Слика 7. Платформски дизајнерски системски содржини за P-Tile Avalon-ST со SR-IOV за PCI Express 1×16 Design Example

Слика 8. Платформски дизајнерски системски содржини за P-Tile Avalon-ST со SR-IOV за PCI Express 2×8 Design Example

Водич за брз почеток

Користејќи го софтверот Intel Quartus Prime, можете да генерирате програмиран дизајн на I/O (PIO) на прample за Intel FPGA P-Tile Avalon-ST Хард IP за PCI Express* IP јадро. Генерираниот дизајн прample ги одразува параметрите што ги наведовте. ПИО ексample пренесува податоци од процесор-домаќин на целен уред. Соодветно е за апликации со низок пропусен опсег. Овој дизајн прample автоматски го креира fileНеопходно е да се симулира и компајлира во софтверот Intel Quartus Prime. Можете да го преземете составениот дизајн на вашиот одбор за развој на FPGA. За да преземете на прилагоден хардвер, ажурирајте ги поставките на Intel Quartus Prime File (.qsf) со правилни доделувања на пиновите. Слика 9. Развојни чекори за дизајн Прample

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.
Регистриран ISO 9001:2015
2.1. Структура на директориумот
Слика 10. Структура на директориум за генериран дизајн Прample

2.2. Генерирање на дизајнот Прample
Слика 11. Постапка

1. Во софтверот Intel Quartus Prime Pro Edition, креирајте нов проект (File ➤ Волшебник за нов проект).
2. Наведете го директориумот, името и ентитетот од највисоко ниво.
3. За Тип на проект, прифатете ја стандардната вредност, Празен проект. Кликнете Следно.
4. За Додај Files кликнете Next.
5. За Поставки за семејство, уред и плочка под Семејство, изберете Intel Agilex или Intel Stratix 10.
6. Ако го избравте Intel Stratix 10 во последниот чекор, изберете Stratix 10 DX во паѓачкото мени Уред.
7. Изберете го Целниот уред за вашиот дизајн.
8. Кликнете на Заврши.
9. Во каталогот IP лоцирајте и додајте ја тврдата IP IP на Intel P-Tile Avalon-ST за PCI Express.
10. Во полето за дијалог Нова варијанта на IP, наведете име за вашата IP адреса. Кликнете на Креирај.
11. На табовите Поставки на највисоко ниво и Поставки PCIe*, наведете ги параметрите за вашата варијација на IP. Ако користите SR-IOV дизајн прampле, направете ги следните чекори за да овозможите SR-IOV:
    а. На картичката PCIe* Device под картичката PCIe* PCI Express / PCI Capabilities, штиклирајте го полето Овозможи повеќе физички функции.
    б. На картичката PCIe* Multifunction и SR-IOV System Settings, штиклирајте го полето Овозможи поддршка за SR-IOV и наведете го бројот на PF и VF. За x8 конфигурации, штиклирајте ги полињата Овозможи повеќе физички функции и Овозможи поддршка за SR-IOV и за табовите PCIe0 и PCIe1.
    в. На картичката PCIe* MSI-X под картичката PCIe* PCI Express / PCI Capabilities, овозможете ја функцијата MSI-X по потреба.
    г. На картичката PCIe* Base Address Registers, овозможете BAR0 и за PF и за VF.
    д. Другите поставки на параметрите не се поддржани за овој дизајн на прampле.
12. На прampво табот Дизајни, направете ги следните избори:
    а. За Прampле Дизајн Files, вклучете ги опциите Симулација и Синтеза.
    Ако не ви требаат овие симулации или синтеза files, оставањето на соодветните опции(и) исклучени значително го намалува прampвреме за генерирање на дизајн.
    б. За генериран HDL формат, само Verilog е достапен во тековното издание.
    в. За комплет за развој на цели, изберете го комплетот за развој на Intel Stratix 10 DX P-плочка ES1 FPGA, комплетот за развој на FPGA за производство на Intel Stratix 10 DX P-плочки или комплетот за развој на P-плочка од серијата Intel Agilex F ES0 FPGA.
    13. Изберете Generate Example Дизајн за креирање дизајн прampле кои можете да ги симулирате и преземете на хардвер. Ако изберете една од таблите за развој на P-Tile, уредот на таа плочка го презапишува уредот претходно избран во проектот Intel Quartus Prime доколку уредите се различни. Кога промптот ќе побара од вас да го наведете директориумот за вашиот поранешенample design, можете да го прифатите стандардниот директориум, ./intel_pcie_ptile_ast_0_example_design или изберете друг директориум.
    Слика 12. ExampТаб за дизајни
    
13. Кликнете на Заврши. Може да ја зачувате вашата .ip file кога ќе биде побарано, но не е потребно да може да се користи прampдизајн.
14. Отворете го бившиотampле дизајн проект.
15. Составете го ексample дизајн проект за генерирање на .соф file за целосниот ексampдизајн. Ова file е она што го преземате на табла за да извршите хардверска проверка.
16. Затвори го бившиотampле дизајн проект.
    Забележете дека не можете да ги промените распределбите на PCIe пиновите во проектот Intel Quartus Prime. Сепак, за да го олесните насочувањето на ПХБ, можете да преземете напредtage од карактеристиките за превртување лента и инверзија на поларитетот поддржани од оваа IP адреса.

2.3. Симулирање на дизајнот Прample
Поставувањето на симулацијата вклучува употреба на Root Port Bus Functional Model (BFM) за вежбање на P-плочката Avalon Streaming IP за PCIe (DUT) како што е прикажано на следново
фигура.
Слика 13. ПИО Дизајн Прample Simulation Testbench

За повеќе детали за тест-клупата и модулите во неа, погледнете во Testbench на страница 15.
Следниот дијаграм на проток ги прикажува чекорите за симулирање на дизајнот прampле:
Слика 14. Постапка

1.  Промени во директориумот за симулација на тестбенч, / pcie_ed_tb/pcie_ed_tb/sim/ /симулатор.
2. Извршете ја скриптата за симулација за симулаторот по ваш избор. Погледнете ја табелата подолу.
3. Анализирајте ги резултатите.

Забелешка: P-Tile не поддржува паралелни PIPE симулации.
Табела 1. Чекори за извршување на симулацијата

Симулатор	Работен именик	Инструкции
ModelSim* SE, Siemens* EDA QuestaSim*- Intel FPGA Edition	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. Повикајте vsim (со впишување vsim, со што се појавува прозорец на конзолата каде што можете да ги извршите следните команди). 2. направи msim_setup.tcl Забелешка: Алтернативно, наместо да ги правите чекорите 1 и 2, можете да напишете: vsim -c -do msim_setup.tcl. 3. ld_debug 4. трчај -сите 5. Успешната симулација завршува со следнава порака, „Симулацијата прекина поради успешно завршување!“
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. Напишете sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
продолжи…

Симулатор	Работен именик	Инструкции
		Забелешка: Командата погоре е команда со една линија. 2. Успешната симулација завршува со следнава порака, „Симулацијата прекина поради успешно завршување!“ Забелешка: За да извршите симулација во интерактивен режим, користете ги следните чекори: (ако веќе сте генерирале извршна датотека simv во неинтеактивен режим, избришете ги simv и simv.diadir) 1. Отворете го vcs_setup.sh file и додадете опција за отстранување грешки на командата VCS: vcs -debug_access+r 2. Состави го дизајнот прample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. Започнете ја симулацијата во интерактивен режим: simv -gui &

Оваа тест маса симулира до Gen4 x16 варијанта.
Симулацијата известува: „Симулацијата прекина поради успешно завршување“ доколку не се појават грешки.
2.3.1. Тест клупа
Тест бенч користи модул за тест двигател, altpcietb_bfm_rp_gen4_x16.sv, за да ги иницира трансакциите на конфигурацијата и меморијата. При стартување, модулот за тест двигател прикажува информации од регистрите Root Port и Endpoint Configuration Space, за да можете да корелирате со параметрите што сте ги навеле со помош на Уредувачот на параметри.
Поранешниотampдизајнот и тест-бенч се динамички генерирани врз основа на конфигурацијата што ја избирате за P-Tile IP за PCIe. Тест бенч ги користи параметрите што ги наведовте во Уредувачот на параметри во Intel Quartus Prime. Оваа тест бенч симулира до ×16 PCI Express врска со помош на серискиот интерфејс PCI Express. Дизајнот на тест-бенч овозможува повеќе од една PCI Express врска да се симулира истовремено. Следната слика претставува високо ниво view на дизајнот на ПИО прampле.
Слика 15. ПИО Дизајн Прample Simulation Testbench

Највисокото ниво на тест-бенч ги имплементира следните главни модули:

• altpcietb_bfm_rp_gen4x16.sv — Ова е Root Port PCIe BFM.
  //Патека на директориумот
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /sim
• pcie_ed_dut.ip: Ова е дизајнот на крајната точка со параметрите што ги наведовте.
  //Патека на директориумот
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: Овој модул е ​​цел и иницијатор на трансакции за дизајнот на ПИО ексampле.
  //Патека на директориумот
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: Овој модул е ​​цел и иницијатор на трансакции за дизајнот SR-IOV exampле.
  //Патека на директориумот
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

Слика 16. SR-IOV Дизајн Прample Simulation Testbench

Покрај тоа, тест-клупата има рутини кои ги извршуваат следните задачи:

• Го генерира референтниот часовник за крајната точка на потребната фреквенција.
• Обезбедува ресетирање на PCI Express при стартување.

За повеќе детали за Root Port BFM, погледнете во поглавјето TestBench од Интел FPGA P-Tile Avalon стриминг IP за PCI Express User Guide.
Поврзани информации
Интел FPGA P-Tile Avalon стриминг IP за PCI Express Упатство за корисникот
2.3.1.1. Модул за тест возач
Модулот за тестирање на возачот, intel_pcie_ptile_tbed_hwtcl.v, го инстанцира највисокото ниво BFM,altpcietb_bfm_top_rp.v.
BFM од највисоко ниво ги завршува следните задачи:

1. Ги инстанцира возачот и мониторот.
2. Ја инстанцира коренската порта BFM.
3. Го инстанцира серискиот интерфејс.

Модулот за конфигурација, altpcietb_g3bfm_configure.v, ги извршува следните задачи:

1. Ги конфигурира и доделува БАР-овите.
2. Ги конфигурира Root Port и Endpoint.
3. Прикажува сеопфатни поставки за конфигурациски простор, BAR, MSI, MSI-X и AER.

2.3.1.2. ПИО Дизајн Прample Testbench

Сликата подолу го прикажува дизајнот на PIO прampхиерархија на дизајн на симулација. Тестовите за дизајнот на ПИО прample се дефинирани со параметарот apps_type_hwtcl поставен на
3. Тестовите што се извршуваат под оваа вредност на параметарот се дефинирани во ebfm_cfg_rp_ep_rootport, find_mem_bar и downstream_loop.
Слика 17. Дизајн на ПИО ПрampХиерархија за дизајн на симулација

Тестната клупа започнува со обука за врски, а потоа пристапува до конфигурацискиот простор на IP за набројување. Задача наречена downstream_loop (дефинирана во Root Port
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) потоа го врши PCIe линкот тест. Овој тест се состои од следниве чекори:

1. Издадете команда за пишување меморија за да напишете еден збор од податоци во меморијата на чипот зад крајната точка.
2. Издадете команда за читање меморија за да ги прочитате податоците од меморијата на чипот.
3. Споредете ги податоците за читање со податоците за запишување. Ако се совпаѓаат, тестот го брои ова како пропусница.
4. Повторете ги чекорите 1, 2 и 3 за 10 повторувања.

Првото пишување во меморијата се случува околу 219 година од нас. По него следи читање меморија на интерфејсот Avalon-ST RX на P-плочката Хард IP за PCIe. Комплетниот TLP се појавува набргу по барањето за читање меморија на интерфејсот Avalon-ST TX.
2.3.1.3. SR-IOV Дизајн Прample Testbench
Сликата подолу го прикажува дизајнот SR-IOV прampхиерархија на дизајн на симулација. Тестовите за дизајнот SR-IOV прampсе извршуваат со задачата наречена sriov_test,
што е дефинирано во altpcietb_bfm_cfbp.sv.
Слика 18. SR-IOV Дизајн ПрampХиерархија за дизајн на симулација

Тестната маса SR-IOV поддржува до две физички функции (PF) и 32 виртуелни функции (VF) по PF.
Тестната клупа започнува со обука за врски, а потоа пристапува до конфигурацискиот простор на IP за набројување. После тоа, ги извршува следните чекори:

1. Испратете барање за запишување меморија до PF проследено со барање за читање меморија за да ги прочитате истите податоци за споредба. Ако податоците за читање се совпаѓаат со податоците за запишување, тоа е
   пропусница. Овој тест се изведува со задачата наречена my_test (дефинирана во altpcietb_bfm_cfbp.v). Овој тест се повторува двапати за секој PF.
2. Испратете барање за запишување меморија до VF проследено со барање за читање меморија за да ги прочитате истите податоци за споредба. Ако податоците за читање се совпаѓаат со податоците за запишување, тоа е
   пропусница. Овој тест се изведува со задачата наречена cfbp_target_test (дефинирана во altpcietb_bfm_cfbp.v). Овој тест се повторува за секој VF.

Првото пишување во меморијата се случува околу 263 година од нас. По него следи читање меморија на интерфејсот Avalon-ST RX на PF0 на P-плочката Хард IP за PCIe. Комплетниот TLP се појавува набргу по барањето за читање меморија на интерфејсот Avalon-ST TX.
2.4. Составување на дизајнот Прample

1. Одете до /intel_pcie_ptile_ast_0_example_design/ и отворете pcie_ed.qpf.
2. Ако изберете кој било од двата следни развојни комплети, поставките поврзани со VID се вклучени во .qsf file на генерираниот дизајн прample, и од вас не се бара рачно да ги додавате. Имајте предвид дека овие поставки се специфични за таблата.
   • Комплет за развој на Intel Stratix 10 DX P-Tile ES1 FPGA
   • Комплет за развој на FPGA на Intel Stratix 10 DX P-Tile Production
   • Комплет за развој на Intel Agilex F-Series P-Tile ES0 FPGA
3. Во менито Обработка, изберете Започнете со компилација.

2.5. Инсталирање на двигателот на кернелот за Linux

Пред да можете да го тестирате дизајнот на прampВо хардверот, мора да го инсталирате кернелот Линукс
возачот. Можете да го користите овој драјвер за да ги извршите следните тестови:
• Тест за врска со PCIe кој врши 100 запишувања и читања
• Мемориски простор DWORD
чита и пишува
• Конфигурациски простор DWORD чита и пишува
(1)
Покрај тоа, можете да го користите двигателот за да ја промените вредноста на следните параметри:
• БАР што се користи
• Избраниот уред (со одредување на броевите на магистралата, уредот и функцијата (BDF) за
уредот)
Завршете ги следните чекори за да го инсталирате двигателот на кернелот:

1. Одете до ./software/kernel/linux под прampдиректориумот за генерирање дизајн.
2. Променете ги дозволите за инсталирање, вчитување и растоварување files:
   $ chmod 777 инсталирај оптоварување
3. Инсталирајте го драјверот:
   $ sudo ./инсталирај
4. Потврдете ја инсталацијата на драјверот:
   $ lsmod | grep intel_fpga_pcie_drv
   Очекуван резултат:
   intel_fpga_pcie_drv 17792 0
5. Потврдете дека Linux го препознава дизајнот на PCIe прampле:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   Забелешка: Ако сте го смениле ID-то на добавувачот, заменете го новиот ID на продавач за Intel
   ИД на продавач во оваа команда.
   Очекуван резултат:
   Се користи двигател на јадрото: intel_fpga_pcie_drv

2.6. Водење на дизајнот прample
Еве ги тест операциите што можете да ги извршите на P-Tile Avalon-ST PCIe дизајнот на прamples:

1. Низ ова упатство за корисникот, термините збор, DWORD и QWORD го имаат истото значење што го имаат во основната спецификација на PCI Express. Зборот е 16 бита, DWORD е 32 бита, а QWORD е 64 бита.

Табела 2. Тест операции поддржани од P-Tile Avalon-ST PCIe Design Exampлес

Операции	Потребна БАР	Поддржано од P-Tile Avalon-ST PCIe Design Example
0: Тест за врски – 100 пишува и чита	0	Да
1: Напишете мемориски простор	0	Да
2: Читање мемориски простор	0	Да
3: Напишете простор за конфигурација	N/A	Да
4: Прочитајте го конфигурацискиот простор	N/A	Да
5: Промена на БАР	N/A	Да
6: Променете го уредот	N/A	Да
7: Овозможете SR-IOV	N/A	Да (*)
8: Направете тест за врска за секоја овозможена виртуелна функција што припаѓа на тековниот уред	N/A	Да (*)
9: Изведете DMA	N/A	бр
10: Напуштете ја програмата	N/A	Да

Забелешка: (*) Овие тест операции се достапни само кога дизајнот SR-IOV прampсе избира le.
2.6.1. Водење на PIO Design Example

1. Одете до ./software/user/exampле под дизајн прampдиректориумот.
2. Составете го дизајнот прampапликација:
   $ направи
3. Извршете го тестот:
   $ sudo ./intel_fpga_pcie_link_test
   Може да го извршите тестот за поврзување Intel FPGA IP PCIe во рачен или автоматски режим. Изберете од:
   • Во автоматскиот режим, апликацијата автоматски го избира уредот. Тестот го избира уредот Intel PCIe со најнизок BDF со совпаѓање со ID на продавач.
   Тестот ја избира и најниската достапна BAR.
   • Во рачниот режим, тестот ве прашува за број на автобус, уред и функција и BAR.
   За развојниот комплет Intel Stratix 10 DX или Intel Agilex, можете да го одредите
   BDF со внесување на следнава команда:
   $ lspci -d 1172:
   4. Еве сampле преписи за автоматски и рачни режими:
   Автоматски режим:

Рачен режим:

Поврзани информации
PCIe Link Inspector Overview
Користете го PCIe Link Inspector за да ја следите врската во физичките, податочните врски и слоевите на трансакции.
2.6.2. Водење на дизајнот SR-IOV Прample

Еве ги чекорите за тестирање на дизајнот SR-IOV на прampна хардвер:

1. Извршете го тестот за врска Intel FPGA IP PCIe со извршување на sudo ./
   команда intel_fpga_pcie_link_test и потоа изберете ја опцијата 1:
   Рачно изберете уред.
2. Внесете го BDF на физичката функција за која се доделени виртуелните функции.
3. Внесете БАР „0“ за да продолжите до менито за тестирање.
4. Внесете ја опцијата 7 за да овозможите SR-IOV за тековниот уред.
5. Внесете го бројот на виртуелни функции што треба да се овозможат за тековниот уред.
   
6. Внесете ја опцијата 8 за да извршите тест за врска за секоја овозможена виртуелна функција распределена за физичката функција. Апликацијата за тестирање на врски ќе направи 100 мемориски запишувања со по еден збор од податоци и потоа ќе ги чита податоците назад за проверка. Апликацијата ќе го отпечати бројот на виртуелни функции кои не успеале на тестот за врска на крајот од тестирањето.
   7. Во нов терминал, стартувајте го lspci –d 1172: | grep -c команда „Altera“ за да се потврди набројувањето на PF и VF. Очекуваниот резултат е збирот на бројот на физички функции и бројот на виртуелни функции.

P-плочка Avalon Streaming IP за PCI Express дизајн

ExampЛе Водич за корисникот Архиви

Интел Quartus Prime верзија	Упатство за употреба
21.2	P-плочка Avalon Streaming IP за PCI Express дизајн ПрampУпатство за употреба
20.3	P-плочка Avalon Streaming IP за PCI Express дизајн ПрampУпатство за употреба
20.2	P-плочка Avalon Streaming IP за PCI Express дизајн ПрampУпатство за употреба
20.1	P-плочка Avalon Streaming IP за PCI Express дизајн ПрampУпатство за употреба
19.4	P-плочка Avalon Streaming IP за PCI Express дизајн ПрampУпатство за употреба
19.1.1	P-плочка Avalon Streaming IP за PCI Express дизајн ПрampУпатство за употреба

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.
ISO
9001:2015
Регистриран

Историја на ревизии на документи за Intel P-Tile Avalon

Стриминг на тврда IP адреса за дизајн на PCIe ПрampУпатство за употреба

Верзија на документ	Интел Quartus Prime верзија	IP верзија	Промени
2021.10.04	21.3	6.0.0	Ги смени поддржаните конфигурации за дизајнот SR-IOV прampод Gen3 x16 EP и Gen4 x16 EP до Gen3 x8 EP и Gen4 x8 EP во функционалниот опис за дизајнот на Single Root I/O Virtualization (SR-IOV) Exampле делот. Додадена е поддршка за Intel Stratix 10 DX P-tile Production FPGA Development Kit во Generating the Design Exampле делот.
2021.07.01	21.2	5.0.0	Отстранети се симулационите бранови форми за дизајнот PIO и SR-IOV, прamples од делот Симулирање на дизајнот Прampле. Ја ажурираше командата за прикажување на BDF во делот Водење на PIO Design Exampле.
2020.10.05	20.3	3.1.0	Отстранет е делот Регистри бидејќи дизајнот на Avalon Streaming прamples немаат контролен регистар.
2020.07.10	20.2	3.0.0	Додадени симулациски бранови форми, описи на тест случаи и описи на резултатите од тестот за дизајнот прampлес. Додадени се инструкции за симулација за симулаторот ModelSim во Simulating the Design Exampле делот.
2020.05.07	20.1	2.0.0	Го ажурираше насловот на документот во Intel FPGA P-Tile Avalon стриминг IP за PCI Express Design Example Упатство за употреба за исполнување на новите правни упатства за именување. Ажурирана команда за симулација на интерактивен режим VCS.
2019.12.16	19.4	1.1.0	Додаден SR-IOV дизајн прampна описот.
2019.11.13	19.3	1.0.0	Додадени се Gen4 x8 Endpoint и Gen3 x8 Endpoint на списокот со поддржани конфигурации.
2019.05.03	19.1.1	1.0.0	Почетно ослободување.

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.
ISO
9001:2015
Регистриран

Онлајн верзија
Испрати повратни информации
ID: 683038
UG-20234
Верзија: 2021.10.04

Документи / ресурси

intel FPGA P-Tile Avalon Streaming IP за PCI Express Design Прample [pdf] Упатство за корисникот FPGA P-плочка, Avalon Streaming IP за дизајн на PCI Express Example, FPGA P-Tile Avalon Streaming IP за PCI Express Design Example, FPGA P-плочка Avalon Streaming IP

Референци

• Упатство за употреба