Интел FPGA програмабилна картичка за забрзување N3000 Упатство за употреба

Вовед

Позадина

Програмабилната картичка за забрзување на Intel FPGA N3000 во виртуелизирана радио пристапна мрежа (vRAN) бара поддршка за IEEE1588v2 како телекомуникациски часовници (T-TSC) за прецизен протокол за време (PTP) за соодветно распоредување на задачите на софтверот. Intel Ethernet контролерот XL710 во Intel® FPGA PAC N3000 обезбедува поддршка за IEEE1588v2. Сепак, податочната патека FPGA воведува нервоза што влијае на перформансите на PTP. Додавањето проѕирно коло на часовникот (T-TC) му овозможува на Intel FPGA PAC N3000 да ја компензира својата внатрешна латентност на FPGA и ги ублажува ефектите од нервозата, што му овозможува на T-TSC ефикасно да го приближи времето на денот на велемајсторите (ToD).

Цел

Овие тестови ја потврдуваат употребата на Intel FPGA PAC N3000 како slave IEEE1588v2 во Отворена радио пристапна мрежа (O-RAN). Овој документ опишува:

• Тест поставување
• Процес на верификација
• Евалуација на перформансите на механизмот на транспарентен часовник во патеката FPGA на Intel FPGA PAC N3000
• PTP перформанси на Intel FPGA PAC N3000 Перформансите на Intel FPGA PAC N3000 кои поддржуваат транспарентен часовник се
  во споредба со Intel FPGA PAC N3000 без транспарентен часовник, како и со друга етернет картичка XXV710 под различни сообраќајни услови и PTP конфигурации.

Карактеристики и ограничувања

Карактеристиките и ограничувањата за валидација за поддршката Intel FPGA PAC N3000 IEEE1588v2 се како што следува:

• Користени стек софтвер: Linux PTP проект (PTP4l)
• Го поддржува следниот телеком проfiles:
  •  1588v2 (стандардно)
  • G.8265.1
  • G.8275.1
• Поддржува двостепен PTP slave часовник.

Интел корпорација. Сите права се задржани. Intel, логото на Intel и другите ознаки на Intel се заштитни знаци на Intel Corporation или нејзините подружници. Интел гарантира изведба на своите FPGA и полупроводнички производи според тековните спецификации во согласност со стандардната гаранција на Интел, но го задржува правото да прави промени на сите производи и услуги во секое време без претходна најава. Интел не превзема никаква одговорност или одговорност што произлегува од апликацијата или употребата на какви било информации, производ или услуга опишани овде, освен како што е изрично договорено во писмена форма од страна на Intel. На клиентите на Intel им се препорачува да ја добијат најновата верзија на спецификациите на уредот пред да се потпрат на какви било објавени информации и пред да направат нарачки за производи или услуги. *Други имиња и брендови може да се бараат како сопственост на други.

• Поддржува режим на мултикаст од крај до крај.
• Поддржува PTP фреквенција на размена на пораки до 128 Hz.
  • Ова е ограничување на планот за валидација и вработениот велемајстор. Може да се можни PTP конфигурации повисоки од 128 пакети во секунда за PTP пораки.
• Поради ограничувањата на прекинувачот Cisco* Nexus* 93180YC-FX што се користи при поставувањето за валидација, резултатите од изведбата во сообраќајните услови на iperf3 се однесуваат на стапката на размена на пораки PTP од 8 Hz.
• Поддршка за капсулација:
  • Транспорт преку L2 (суров етернет) и L3 (UDP/IPv4/IPv6)
    Забелешка: Во овој документ, сите резултати користат единствена етернет врска од 25 Gbps.

Алатки и верзии на драјвери

Алатки	Верзија
BIOS-от	Intel Server Board S2600WF 00.01.0013
OS	CentOS 7.6
Јадрото	kernel-rt-3.10.0-693.2.2.rt56.623.el7.src.
Комплет за развој на податоци за рамнина (DPDK)	18.08
Интел C компајлер	19.0.3
Драјвер за Intel XL710 (двигател за i40e)	2.8.432.9.21
PTP4l	2.0
IxExplorer	8.51.1800.7 EA-Patch1
lperf3	3.0.11
сообраќај	Комплет со алатки Netsniff-ng 0.6.6

 Сообраќаен тест IXIA

Првиот сет на одредници за изведба на PTP за Intel FPGA PAC N3000 користи решение IXIA* за тестирање на усогласеност на мрежата и PTP. Кутијата за шасија IXIA XGS2 вклучува картичка IXIA 40 PORT NOVUS-R100GE8Q28 и IxExplorer кој обезбедува графички интерфејс за поставување на виртуелен PTP Grandmaster на DUT (Intel FPGA PAC N3000) преку една директна етернет конекција од 25 Gbps. Блок-дијаграмот подолу ја илустрира насочената топологија за тестирање за одредниците базирани на IXIA. Сите резултати го користат сообраќајот генериран од IXIA за тестовите за влезен сообраќај и ја користат алатката trafgen на домаќинот Intel FPGA PAC N3000 за тестовите за излезниот сообраќај, каде што насоката на влез или излез е секогаш од перспектива на DUT (Intel FPGA PAC N3000 ) домаќин. Во двата случаи, просечната стапка на сообраќај е 24 Gbps. Ова тест поставување обезбедува основна карактеризација на перформансите на PTP на Intel FPGA PAC N3000 со овозможен механизам T-TC, како и споредување со фабричката слика што не е TC Intel FPGA PAC N3000 под ITU-T G.8275.1 PTP profile.

Топологија за сообраќајни тестови на Intel FPGA PAC N3000 под IXIA Virtual Grandmaster

Резултати од сообраќаен тест IXIA

Следната анализа ги доловува перформансите на PTP на Intel FPGA PAC N3000 со TC-овозможен под услови на влез и излез на сообраќај. Во овој дел, PTP проfile За сите сообраќајни тестови и собирање податоци е усвоен G.8275.1.

Големината на главниот офсет

Следната слика ја прикажува големината на главниот поместување забележан од slave клиентот PTP4l на домаќинот Intel FPGA PAC N3000 како функција на изминатото време при влез, излез и двонасочен сообраќај (просечна пропусност од 24.4 Gbps).

Средно доцнење на патеката (MPD)

Следната слика го прикажува средното доцнење на патеката, пресметано од страната на PTP4 што ја користи Intel FPGA PAC N3000 како картичка за мрежен интерфејс, за истиот тест како горната слика. Вкупното времетраење на секој од трите сообраќајни тестови е најмалку 16 часа.

Во следната табела е наведена статистичка анализа на трите сообраќајни тестови. Под сообраќајно оптоварување блиску до капацитетот на каналот, slave PTP4l што користи Intel FPGA PAC N3000 го одржува своето поместување на фазата до виртуелниот велемајстор на IXIA во рок од 53 ns за сите сообраќајни тестови. Дополнително, стандардното отстапување на магнитудата на главниот офсет е под 5 ns.

Статистички детали за перформансите на PTP

G.8275.1 PTP Profile	Влезен сообраќај (24 Gbps)	Излезен сообраќај (24 Gbps)	Двонасочен сообраќај (24 Gbps)
RMS	6.35 ns	8.4 ns	9.2 ns
StdDev (на abs(max) offset)	3.68 ns	3.78 ns	4.5 ns
StdDev (од MPD)	1.78 ns	2.1 ns	2.38 ns
Макс офсет	36 ns	33 ns	53 ns

 

Следните бројки ја претставуваат големината на главниот поместување и средното доцнење на патеката (MPD), под 16-часовен двонасочен сообраќаен тест од 24 Gbps за различни PTP инкапсулации. Левите графикони на овие слики се однесуваат на одредниците за PTP под енкапсулација на IPv4/UDP, додека енкапсулацијата на PTP пораки на десните графикони е во L2 (суров етернет). Перформансите на Slave на PTP4l се доста слични, магнитудата на главниот офсет во најлош случај е 53 ns и 45 ns за енкапсулација IPv4/UDP и L2, соодветно. Стандардната девијација на поместувањето на големината е 4.49 ns и 4.55 ns за енкапсулација IPv4/UDP и L2, соодветно.

Големината на главниот офсет

Следната слика ја прикажува големината на главниот офсет под двонасочен сообраќај од 24 Gbps, капсулацијата IPv4 (лево) и L2 (десно), G8275.1 Profile.

Средно доцнење на патеката (MPD)

Следната слика го прикажува средното доцнење на патеката на Intel FPGA PAC N3000 PTP4l slave под 24 Gbps двонасочен сообраќај, IPv4 (лево) и L2 (десно) инкапсулација, G8275.1 Profile.

Апсолутните вредности на MPD не се јасен показател за конзистентноста на PTP, бидејќи зависи од должината на каблите, доцнењето на патеката за податоци и така натаму; сепак, гледајќи ги ниските варијации на MPD (2.381 ns и 2.377 ns за IPv4 и L2 случај, соодветно) станува очигледно дека пресметката на PTP MPD е постојано точна во двете инкапсулации. Ја потврдува конзистентноста на перформансите на PTP во двата режима на инкапсулација. Промената на нивото во пресметаниот MPD во графикот L2 (на горната слика, десен график) се должи на зголемениот ефект на применетиот сообраќај. Прво, каналот е неактивен (MPD rms е 55.3 ns), потоа се применува влезниот сообраќај (втор чекор по чекор, MPD rms е 85.44 ns), проследено со симултан излезен сообраќај, што резултира со пресметана MPD од 108.98 ns. Следниве бројки ја преклопуваат големината на главниот поместување и пресметаниот MPD на двонасочниот сообраќаен тест применет и на slave PTP4l што користи Intel FPGA PAC N3000 со T-TC механизам, како и на друг што користи Intel FPGA PACN3000 без TC функционалност. Тестовите T-TC Intel FPGA PAC N3000 (портокалови) започнуваат од времето нула, додека PTP тестот што користи не-TC Intel FPGA PAC N3000 (сина) започнува околу T = 2300 секунди.

Големината на главниот офсет

Следната слика ја прикажува големината на главниот поместување при влезен сообраќај (24 Gbps), со и без TTC поддршка, G.8275.1 Profile.

На горната слика, PTP перформансите на TC-овозможениот Intel FPGA PAC N3000 под сообраќај се слични на не-TC Intel FPGA PAC N3000 во првите 2300 секунди. Ефективноста на механизмот T-TC во Intel FPGA PAC N3000 е истакната во сегментот на тестот (по 2300-та секунда) каде што подеднакво оптоварување на сообраќајот се применува на интерфејсите на двете картички. Слично на сликата подолу, пресметките на MPD се набљудуваат пред и по примената на сообраќајот на каналот. Ефективноста на механизмот T-TC е нагласена во компензирањето за времето на престој на пакетите што е доцнење на пакетите преку патеката FPGA помеѓу 25G и 40G MAC.

Средно доцнење на патеката (MPD)

Следната слика го прикажува средното доцнење на патеката на Intel FPGA PAC N3000 PTP4l slave под влезен сообраќај (24 Gbps), со и без T-TC поддршка, G.8275.1 Profile.

Овие бројки го покажуваат серво алгоритмот на робот PTP4l, поради корекција на времето на престој на TC, гледаме мали разлики во пресметките на просечното одложување на патеката. Затоа, влијанието на флуктуациите на доцнењето врз приближувањето на главниот офсет е намалено. Следната табела наведува статистичка анализа за перформансите на PTP, која ги вклучува RMS и стандардното отстапување на главниот поместување, стандардното отстапување на средното доцнење на патеката, како и најлошото главно поместување за Intel FPGA PAC N3000 со и без T- TC поддршка.

Статистички детали за перформансите на PTP при влезен сообраќај

Влезен сообраќај (24Gbps) G.8275.1 PTP Profile	Intel FPGA PAC N3000 со T-TC	Intel FPGA PAC N3000 без T-TC
RMS	6.34 ns	40.5 ns
StdDev (на abs(max) offset)	3.65 ns	15.5 ns
StdDev (од MPD)	1.79 ns	18.1 ns
Макс офсет	34 ns	143 ns

Директна споредба на TC-поддржаниот Intel FPGA PAC N3000 со верзијата што не е TC
Покажува дека перформансите на PTP се 4x до 6x пониски во однос на која било од статистичките податоци
метрика (најлош случај, RMS или стандардно отстапување на главниот офсет). Најлошиот случај
главниот офсет за G.8275.1 PTP конфигурацијата на T-TC Intel FPGA PAC N3000 е 34
ns под услови на влезен сообраќај на границата на пропусниот опсег на каналот (24.4 Gbps).

lperf3 сообраќаен тест

Овој дел го опишува тестот за мерење на сообраќајот iperf3 за понатамошно оценување на перформансите на PTP на Intel FPGA PAC N3000. Алатката iperf3 е искористена за емулирање на активни сообраќајни услови. Мрежната топологија на одредниците за сообраќај iperf3, прикажана на сликата подолу, вклучува поврзување на два сервери, секој со помош на DUT-картичка (Intel FPGA PAC N3000 и XXV710) со прекинувачот Cisco Nexus 93180YC FX. Прекинувачот Cisco делува како граничен часовник (T-BC) помеѓу двата DUT PTP робови и Calnex Paragon-NEO Grandmaster.

Мрежна топологија за Тест за сообраќај на Intel FPGA PAC N3000 lperf3

Излезот PTP4l на секој од DUT-домаќините обезбедува мерења на податоци за перформансите на PTP за секој slave уред во поставувањето (Intel FPGA PAC N3000 и XXV710). За сообраќаен тест iperf3, следните услови и конфигурации важат за сите графикони и анализа на перформансите:

• Агрегирана пропусност на сообраќај од 17 Gbps (и TCP и UDP), или излез или влез или двонасочен кон Intel FPGA PAC N3000.
• IPv4 инкапсулација на PTP пакети, поради ограничување на конфигурацијата на прекинувачот Cisco Nexus 93180YC-FX.
• Стапката на размена на пораки PTP е ограничена на 8 пакети/секунда, поради ограничувањето на конфигурацијата на прекинувачот Cisco Nexus 93180YC-FX.

perf3 Резултат од сообраќаен тест

Следнава анализа ги доловува перформансите на Intel FPGA PAC N3000 и XXV710 картичката, и двете истовремено делуваат како мрежна интерфејс картичка на PTP робовите (T-TSC) на Calnex Paragon NEO Grandmaster преку T-BC Cisco прекинувачот.

Следните слики ја покажуваат големината на главниот офсет и MPD со текот на времето за три различни сообраќајни тестови со користење на Intel FPGA PAC N3000 со картичка T-TC и XXV710. Во двете картички, двонасочниот сообраќај има најголем ефект врз перформансите на PTP4l. Времетраењето на сообраќајниот тест е 10 часа. На следните слики, опашката на графикот означува временска точка каде сообраќајот запира и големината на PTP главниот офсет се спушта на ниските нивоа, поради каналот во мирување.

Големината на главниот офсет за Intel FPGA PAC N3000

Следната слика го прикажува средното доцнење на патеката за Intel FPGA PAC N3000 со T TC, под влез, излез и двонасочен сообраќај iperf3.

Средно доцнење на патеката (MPD) за Intel FPGA PAC N3000

Следната слика го прикажува средното доцнење на патеката за Intel FPGA PAC N3000 со T TC, под влез, излез и двонасочен сообраќај iperf3.

Магнитуда на главниот офсет за XXV710

Следната слика ја прикажува големината на главниот офсет за XXV710, при влез, излез и двонасочен сообраќај iperf3.

Средно доцнење на патеката (MPD) за XXV710

Следната слика го прикажува средното доцнење на патеката за XXV710, при влез, излез и двонасочен сообраќај iperf3.

Што се однесува до перформансите на Intel FPGA PAC N3000 PTP, најлошото главно поместување под какви било сообраќајни услови е во рамките на 90 ns. Додека под исти услови на двонасочен сообраќај, RMS-от на главниот офсет на Intel FPGA PAC N3000 е 5.6 пати подобар од оној на картичката XXV710.

	Intel FPGA PAC N3000			Картичка XXV710
	Влезен сообраќај10G	Излезен сообраќај 18G	Двонасочен сообраќај18G	Влезен сообраќај18G	Излезен сообраќај 10G	Двонасочен сообраќај18G
RMS	27.6 ns	14.2 ns	27.2 ns	93.96 ns	164.2 ns	154.7 ns
StdDev (на abs(max) offset)	9.8 ns	8.7 ns	14.6 ns	61.2 ns	123.8 ns	100 ns
StdDev (од MPD)	21.6 ns	9.2 ns	20.6 ns	55.58 ns	55.3 ns	75.9 ns
Макс офсет	84 ns	62 ns	90 ns	474 ns	1,106 ns	958 ns

Имено, главниот офсет на Intel FPGA PAC N3000 има помала стандардна девијација,
најмалку 5x помалку од картичката XXV710, значи дека PTP приближувањето на
Велемајсторскиот часовник е помалку чувствителен на латентност или варијации на бучава при сообраќај во
Intel FPGA PAC N3000.
Кога ќе се спореди со резултатот од сообраќаен тест на IXIA на страница 5, најлошата големина на
главниот офсет со овозможен T-TC Intel FPGA PAC N3000 се појавува повисоко. Покрај тоа
разликите во мрежната топологија и пропусниот опсег на каналот, ова се должи на Intel
FPGA PAC N3000 е снимен под G.8275.1 PTP проfile (16 Hz синхронизација), додека
стапката на синхронизација на пораките во овој случај е ограничена на 8 пакети во секунда.

Големината на споредбата на главниот офсет

Следната слика ја покажува големината на споредбата на главниот офсет под двонасочен сообраќај iperf3.

Споредба на средна патека за доцнење (MPD).

На следната слика е прикажана споредбата на средното доцнење на патеката при двонасочен сообраќај iperf3.

Супериорните перформанси на PTP на Intel FPGA PAC N3000, во споредба со картичката XXV710, се поддржани и со евидентно поголемото отстапување на пресметаното средно доцнење на патеката (MPD) за XXV710 и Intel FPGA PAC N3000 во секој од целните тестови за сообраќај, за прampле двонасочен сообраќај iperf3. Игнорирајте ја средната вредност во секој случај MPD, која може да биде различна поради повеќе причини, како што се различни етернет кабли и различна латентност на јадрото. Набљудуваниот диспаритет и скокот во вредностите за картичката XXV710 не се присутни во Intel FPGA PAC N3000.

RMS од 8 последователни мастер офсет споредба

Заклучок

Податочната патека FPGA помеѓу QSFP28 (25G MAC) и Intel XL710 (40G MAC) додава променлива латентност на пакетите што влијае на точноста на приближување на PTP Slave. Додавањето на поддршката за транспарентен часовник (T-TC) во меката логика FPGA на Intel FPGA PAC N3000 обезбедува компензација на оваа латентност на пакетите со додавање на неговото време на престој во полето за корекција на инкапсулираните PTP пораки. Резултатите потврдуваат дека механизмот T-TC ги подобрува перформансите на точноста на робот PTP4l.

Исто така, резултатите од тестот за сообраќај на IXIA на страница 5 покажуваат дека поддршката T-TC во патеката за податоци FPGA ги подобрува перформансите на PTP за најмалку 4x, во споредба со Intel FPGA PAC N3000 без поддршка за T-TC. Intel FPGA PAC N3000 со T-TC претставува главен поместување во најлош случај од 53 ns при влезни, излезни или двонасочни сообраќајни оптоварувања на границата на капацитетот на каналот (25 Gbps). Оттука, со T-TC поддршката, перформансите на Intel FPGA PAC N3000 PTP се и попрецизни и помалку склони кон варијации на бучава.

Во lperf3 Traffic Test на страница 10, перформансите на PTP на Intel FPGA PAC N3000 со вклучен T-TC се споредуваат со картичката XXV710. Овој тест ги сними податоците PTP4l за двата робни часовници под влезен или излезен сообраќај што се разменува помеѓу двата домаќини на Intel FPGA PAC N3000 и XXV710 картичката. Главниот поместување во најлош случај забележан во Intel FPGA PAC N3000 е најмалку 5 пати помал од XXV710 картичката. Исто така, стандардното отстапување на снимените поместувања исто така докажува дека T-TC поддршката на Intel FPGA PAC N3000 овозможува понепречено приближување на велемајсторскиот часовник.

За понатамошно потврдување на перформансите на PTP на Intel FPGA PAC N3000, потенцијалните опции за тестирање вклучуваат:

• Валидација под различни PTP проfiles и стапки на пораки за повеќе од една Ethernet врски.
• Евалуација на lperf3 Traffic Test на страница 10 со понапреден прекинувач кој овозможува повисоки стапки на PTP пораки.
• Евалуација на функционалноста на T-SC и неговата точност на тајмингот на PTP според G.8273.2 Тестирање на усогласеност.

Историја на ревизии на документи за IEEE 1588 V2 тест

 

Документ Верзија	Промени
2020.05.30	Почетно ослободување.

 

Документи / ресурси

Intel FPGA програмабилна картичка за забрзување N3000 [pdf] Упатство за корисникот FPGA програмабилна картичка за забрзување, N3000, програмабилна картичка за забрзување N3000, FPGA програмабилна картичка за забрзување N3000, FPGA, IEEE 1588 V2 Тест

Референци

• Упатство за употреба